改变膜结构的氧化方法和以之形成的CMOS晶体管结构技术

根据本发明专利技术的一个方面，提供了一种通过氧化方法来弛豫应力膜中的应力的结构和方法。应力膜被施加在基底层上。在应力膜上执行等离子体氧化来减小其中的应力。在一个实施例中，掩模被用来有选择性地遮蔽应力膜的某些部分，使得在等离子体氧化处理中该膜只在被掩模暴露的区域中被弛豫。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路的制作，尤其涉及到一种改变膜的应力和互补金属氧化物半导体(CMOS)晶体管结构的方法，该CMOS晶体管结构由这种随应力变化的膜所形成。
技术介绍
在半导体工业中，膜的薄层被用来改变或提高相邻和下面或底部层的特性。膜可能包含各种经过选择的金属，以提供特定的优点。这种特殊薄层的优点包括理想的厚度，生存期限和介电强度，以及经受温度的能力。膜能够增强其它层沉积的一致性，或提供间隙填补特性或增强平面化。许多这种膜虽然在很多方面的特性都是人们所需要的，但它也有一种不合需要的应力。然而，在某些场合，膜中的应力如果选择性使用的话，也是人们所需要的。以下是CMOS技术的一个例子。比如，CMOS晶体管被应用在多种类型的静态随机存储器(SRAM)和逻辑电路中。术语“CMOS晶体管”应理解为它包括两种互补类型的场效应晶体管(FET)，即n沟道型和p沟道型的FET。为制作这两种互补型FET，通过应用电场半导体材料的传导类型被改变和得到控制。在CMOS电路中，利用具有不同类型的载流子的n沟道型和p沟道型的FET器件。传统上，CMOS电路性能增益是通过缩减栅尺寸和减薄栅氧化物来实现的。但是，随着新技术的到来，由于物理局限性，这种方法已经变得越来越没有吸引力了。一种取代方法通过引进新的构造可以提高n型晶体管中电子迁移率和提高p型晶体管内空穴的迁移率。理论上和实际中的研究表明，晶体管中电荷载流子的迁移在以下条件中可以得到很大的提高，即把足够幅度的压力施加到晶体管的传导沟道中以创造出一定的应变。这种应变可以被拉伸或压缩。在P沟道结型场效应管中，压缩的纵向应力的应用，即在导电沟中电流方向上，在导电沟道中制造出应变，该应变已知能够增强PEFT的驱动电流。但是，如果相同的应力被应用到NFET的传导沟道中，它的驱动电流就会下降。在NFET的传导沟道中应用拉伸的纵向应变，在PFET的传导沟道中应用压缩的纵向应变都可以大大改进NFET和PFET的性能。在提供一种有效的方法以同时调节拉伸的和压缩的沟道区方面，现有的技术方法是不成功的。因此，迫切需要一种单一处理，它不但能够在PFET的沟道区制造一种令人满意的压缩应变而不在NFET的沟道区制造相同应变，而且能够在NFET的沟道区制造一种令人满意的拉伸应变而不PFET的沟道区制造相同应变。除了在CMOS或半导体工业中的应用，能够有选择性地弛豫一个膜的处理的开发有着广泛的益处，膜弛豫是通过在膜的某些特定区域通过减少应变的存在来实现的。通过这样一种针对应变膜的方法的应用，诸如微电子组件和微电动机械这些微观结构和纳米结构的性能能够得到很大的提高。因此，迫切需要开发一种在膜选定区域中弛豫应变存在的方法。
技术实现思路
根据本专利技术一个方面提出的一种构造与方法，它通过一个氧化过程来弛豫应力膜的应力存在。应力膜施加于基层之上。一种等离子体氧化被用在应力膜上来减小其中的应力。在一个实施例中，掩模被用来有选择性地阻挡应力膜的某些部分，使得在该等离子体氧化过程中只有被掩模暴露的区域中的膜才被弛豫。根据本专利技术的一方面，提供了一种方法来弛豫接触基底的应力膜的应力存在，包括执行该应力膜的等离子体氧化来减小应力。根据本专利技术的一个优选方面，提供一种包括p型场效应管(PFET)和n型场效应管(NFET)的集成电路，PFET和NFET均含有沟道区，源区和漏区。该集成电路包含形成在基底上的PFET栅堆和NFET栅堆，其中基底有一个单晶半导体区，PFET栅堆和NFET栅堆都包含栅导体覆盖在形成在单晶区的主表面上的栅电介质上，还包含形成在栅导体的侧壁上的第一材料。应力膜形成在NFET和PFET的源区和漏区上。通过一种氧化处理，应力膜或者在NFET中或者在PFET中被弛豫，该氧化处理被有选择性地分别应用在形成在NFET或PFET的源区或漏区上的应力膜。附图说明图1和图2示出了根据本专利技术一个方面的各加工阶段。图3至图6示出了根据本专利技术第二方面的各加工方面。图7至图14示出了根据本专利技术第三方面的各加工阶段，用于提供带有不同级别应力的PFET和NFET，这些应变分别应用于它们的沟道区。图15对试验数据进行了图表示出，这些数据是根据在各种不同条件下的硅氮化物膜内应力存在而得到的。图16对试验数据进行了图表阐述，这些数据是根据在各种不同条件下的硅氮化物和多晶硅内拉伸应力值而得到的。具体实施例方式根据本专利技术的各个不同的实施例，从图1至图14示出了制作过程的各个阶段。图1和图2提供了这些实施例；从图3至图6提供了一种应变膜的加工和形成，该应变膜在特定区域有选择性地被弛豫。图7至图14集中介绍了本专利技术在CMOS制作处理中的应用，该制作处理在半导体基底或晶片上包含有P沟道结型场效应管(PFET)和N沟道结型场效应管(NFET)。在PFET中，通过形成在源区和漏区上的一层应力膜，应力以第一幅度被应用在沟道区。另一方面，通过形成在NFET的源/漏区上的膜，应用在NFET的沟道区的应力被弛豫。在这种方式下，PFET的载流子迁移率得到了提高，而NFET仍然保持了令人满意的性能。或者，通过形成在PFET的源/漏区上的膜，应用在PFET的沟道区的应力被弛豫。在这种方式下，NFET的电子迁移率得到了提高，而PFET仍然保持了令人满意的性能。图1示出了根据本专利技术一个方面的加工处理的第一阶段。图1中，膜110具有拉伸应力，或者作为选择，在基底层提供压缩压力。基底层可以是任何具有膜110提供在其上的合适的表面。所希望的膜110含有一个硅的或是硅的化合物的衬底，诸如，硅的氮化物，硅碳化物，硅的二氧化物，硅锗之类，或是多种不同的硅化物的层，或是其它材料。在图1所示出的实施例中，基底层为衬底100，诸如一种半导体衬底，但是其它所提及的衬底层也是可能的。如110所示，膜层被沉积在衬底100基底层上。应该注意这里所用到的术语“衬底”是为了提及的方便，并且其可以包含有多种类型的衬底。优选地，这种衬底的表面包含有单晶半导体。这种衬底的例子是块体半导体衬底，绝缘体上半导体衬底，诸如“绝缘体上硅”(SOI)衬底，硅锗(SiGe)衬底或其他相似的衬底，包括由III-V化合物组成的衬底。典型地，衬底在其主表面包含有单晶半导体区域。当这里所描述的处理应用于制造一种薄膜晶体管(TFT)时，术语衬底也可指带有一薄的沉积的半导体层的衬底。如图2所示，使用氧化处理，诸如在反应室内的高密度等离子体氧化处理，应力膜110被弛豫，如210处所示。典型地，高密度等离子体氧化处理的执行是通过用电场离子化带氧气体环境，诸如分子氧(O2)，水蒸汽(H2O)，一氧化二氮(N2O)，一氧化氮(NO)，臭氧(O3)或其它相似气体，并让晶片经历离子化环境。尽管低频和甚至直流电(DC)能够制造等离子体，这种等离子体离子化典型地是由电场实现，该电场以射频交变。一种改进的氧化处理描述在共同转让的美国专利申请系列号10/338,254，在此作为参考，它于2003年1月7日申请。该申请提出一种优选的氧化方法，称为高密度等离子体氧化(HDPO)处理。如该申请所描述的，HDPO处理通过使用等离子体在半导体衬底上进行氧化，该等离子体含有一种带氧气体和稀释气体的混合物，这里的稀释气体通常不会与氧发生反应。该HDPO处本文档来自技高网...

【技术保护点】
一种弛豫存在于同基底层相接触的应力膜中的应力的方法，包括进行所述应力膜的等离子体氧化以减小所述应力。

【技术特征摘要】
US 2003-11-4 10/605,8891.一种弛豫存在于同基底层相接触的应力膜中的应力的方法，包括进行所述应力膜的等离子体氧化以减小所述应力。2.权利要求1的方法，其中所述膜有拉伸应力。3.权利要求1的方法，其中所述膜有压缩应力。4.权利要求1的方法，其中所述等离子体氧化处理是一种高密度等离子体氧化处理，该处理在700摄氏度以下进行。5.权利要求4的方法，进一步包括对所述弛豫的应力膜进行退火，其中所述退火几乎不改变存在于应力膜中的应力。6.权利要求4的方法，进一步包括掩蔽所述应力膜的选定区域，使得在所述等离子体氧化处理中所述应力在所述选定区域被保留。7.权利要求6的方法，其中所述等离子体氧化处理是高密度等离子体氧化处理。8.一种集成电路，包括p型场效应晶体管(PFET)和n型场效应晶体管(NFET)，所述PFET和NFET的每一个具有沟道区和源区及漏区，所述集成电路包括形成在包括单晶半导体区域的衬底之上的PFET栅堆和NFET栅堆，所述PFET栅堆和NFET栅堆的每一个具有栅导体和间隔层，栅导体覆盖在形成在所述单晶区域的主表面上的栅电介质上，间隔层包括形成在所述栅导体的侧壁上的第一材料；形成在所述NFET和PFET的所述源区和漏区之上的应力膜，所述应力膜通过一种氧化处理分别在所述NFET或PFET中被弛豫，所述氧化处理选择性地施加于形成在所述NFET或PFET的所述源区和漏区之上的所述应力膜。9.权利要求8的集成电路，其中所述膜有拉伸应力。10.权利要求9的集成电路，其中所述氧化处理是一种高密度等离子体氧化处理(HDPO)，所述HDPO被选择性地只施加于形成在所述PFET的源区和漏极之上的所述应力膜。11.权利要求8的集成电路，其中所述应力膜具有压缩应力。12.权利要求11的集成电路，其中所述氧化处理是一种高密度等离子体氧化处理(HDPO)，所述HDPO被选择性地只施加于形成在所述NFET的源区和漏极之上的所述应力膜。13.权利要求8的集成电路，其中所述半导体基本上由硅组成。14.权利要求8的集成电路，其中所述衬底包含选自硅、硅锗、二氧化硅、碳化硅、和氮化硅中的一种或多种材料，。15，权利要求8的集成电路，其中所述衬底是绝缘体上半导体衬底。16.权利要求8的集成电路，其中所述绝缘体上半导体衬底是绝缘体上硅(SOI)衬底。17.权利要求8的集成电路，其中所述应力膜通过等离子体氧化处理被弛豫。18.一种制作集成电路的方法，该集成电路包括p型场效应晶体管(PFET)和n型场效应晶体管(NFET)，所述PFET和NFET的每一个具有沟道区...

【专利技术属性】
技术研发人员：迈克尔P贝尔杨斯基，黛安C博伊德，布鲁斯B多丽丝，奥赖格格鲁斯切科夫，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]