半导体集成电路的自动布局方法技术

在ＬＳＩ的布局设计操作中，当关于时序改进和布局设计重试的重复操作被抑制时，设计周期缩短。本发明专利技术提供了一种半导体集成电路的自动布局方法，包括：一初始排布步骤，其初始排布构成逻辑电路的逻辑单元；一基于布局的电路优化步骤，其将恒定长度的余量应用到从布局获得的布线长度上以改善时序；一布局改变约束计算步骤，其计算对应于所述恒定长度的所述余量的布局改变约束；以及一增量排布步骤，其中当改进已修正逻辑电路的逻辑单元布局时，进行布局改进，所述布局改进具有基于所述布局改变约束计算步骤计算出的所述布局改变约束。

【技术实现步骤摘要】

本专利技术涉及一种在半导体集成电路的布局设计中以平滑方式闭合时序的逻辑单元布局改进方法。
技术介绍
随着微细技术的进步，出现了时序闭合(timing closure)问题，其中在布局设计之后时序设计并不完备。作为能够解决时序不闭合问题的方法，已经提出了用于在布局设计阶段优化电路的优化方法(例如，(L.N.Kannan，P.R.Suaris，和H.Fang，“A methodology and algorithms for post-placement delayoptimization”，Proc.31st Design Automation Conference，1994)，(M.Murofushi，T.Ishioka，M.Murakata，T.Mitsuhashi，“Layout Driven Re-synthesis for LowPower Consumption LSIs”in Proc.34th Design Automation Conference，1997))。这些解决方法所具有的问题如下即，尽管基于布局信息进行电路改进操作，但由于在进行电路改进之后所获得的电路的修正时序信息不能被获取，除非对改进的电路再次进行布局处理(布局重试处理)，所以在对已改进的电路再次进行布局处理时，存在重新出现时序违背(timing violation)的危险。因此，必须重复进行电路改进操作和布局处理操作，导致了问题。而且，已提出了能够避免(或者减少)这种重复操作的其他方法(例如，日本专利申请特开No.Hei-10-284612)。在专利公开物1中，尽管在修正电路时不出现时序违背，但通过预先和过度改进时序余量(timing margin)小的部分来避免上述重复操作。然而，传统技术中，在已改进电路时被过度改进的量与布局重试方法之间没有关联。结果，如果电路被过度改进，则被改进的电路仅仅容忍在重新进行布局处理操作时出现的变化。因此，传统技术不能完全消除上述重复操作，也不能保证重复操作是收敛的。原因如下即，当以一余量改进大量电路时，电路改变量增大，使得当重新进行布局处理操作时被改进电路的布局大大改变。因此，在布局重试方法和被过度改进的电路量之间存在紧密联系。
技术实现思路
本专利技术要解决的技术问题是提供一种自动布局方法，能够完全消除与电路改进和布局重试操作两方面有关的重复操作，或者能够保证重复操作是收敛的。为了解决这个问题，根据本专利技术的自动布局方法的特征在于包括一初始排布步骤(initial arranging step)，其用于初始排布构成逻辑电路的逻辑单元；一基于布局的电路优化步骤(placement base circuit optimizing step)，其用于将恒定长度的余量应用到从布局获得的布线长度上以改善时序；一布局改变约束计算步骤(placement change restriction calculating step)，其用于计算对应于所述恒定长度的所述余量的布局改变约束；以及一增量排布步骤(incremental arrangement step)，其中当优化已改进逻辑电路的逻辑单元布局时，进行布局改进，所述布局改进具有基于所述布局改变约束计算步骤计算出的所述布局改变约束。根据本专利技术，由于约束了布局重试方法，所以定义了进行布局重试操作时与布线变化有关的上限值，然后鉴于这一定义的变化进行时序改进。结果，在进行布局重试操作后不会出现时序违背。因此，由于没有重复进行时序改进操作和布局重试操作，能够缩短设计周期。附图说明图1是根据本专利技术第一实施例的处理流程图；图2是表示包围布线的矩形区域的半周长的图；图3是表示逻辑单元布局的粗密状态的图；图4是表示逻辑单元可移动范围的图；图5是在逻辑单元被移动的情况下布线长度变化的图；图6是表示逻辑单元可交换单元查找范围的图；图7是表示在逻辑单元被交换的情况下布线长度变化的图；图8是表示在逻辑单元被移动并交换的情况下布线长度变化的图；图9是根据本专利技术第二实施例的处理流程图； 图10是用于解释可交换单元的提取处理流程图的图；图11是用于解释代价计算公式的图；图12是表示确定围绕布线的矩形区域的逻辑单元的图；图13是根据本专利技术第三实施例的处理流程图；图14是根据本专利技术第三实施例的变型的处理流程操作图。具体实施例方式接下来，将参照附图解释通过将电路映射到预先准备的标准单元而实现的基于单元的设计方法，以作为一个例子。应当理解的是，本专利技术不仅仅限于这一实施例，而可以在不背离本专利技术技术范围的前提下以多种实施方式实施。第一实施例现将参照图1所示的流程图描述根据本专利技术第一实施例的布局方法。首先，在流程图的步骤ST11中，通过应用逻辑综合功能将RT级的电路转化为逻辑电路，该逻辑电路可以满足指定的时序约束。通过映射(实例化)标准单元而实现的逻辑单元，来构建被综合的逻辑电路。接下来，在步骤ST12中，对上述逻辑单元进行初始排布。然后，在步骤ST13中，通过使用从布局信息获得的布线信息以及标准单元的延迟信息，进行关于初始排布的逻辑单元是否能够满足时序约束的判断。当初始排布逻辑单元能够满足时序约束时，布局方法的处理操作前进到步骤ST16，而当初始排布逻辑单元不能满足时序约束时，布局方法的处理操作前进到另一步骤ST14。在步骤ST14中，当将4L的余量设定为从初始排布结果获得的布线信息时，进行时序优化。作为时序优化的方法，通过使用以下方式可以容易地进行这种时序优化方法(L.N.Kannan，P.R.Suaris，和H.Fang，“Amethodology and algorithms for post-placement delay optimization”，Proc.31stDesign Automation Conference，1994)，(M.Murofushi，T.Ishioka，M.Murakata，T.Mitsuhashi，“Layout Driven Re-synthesis for Low Power Consumption LSIs”in Proc.34th Design Automation Conference，1997)。为了简单解释的目的，在这种情况下，处理推定布线长度，使得此值等于围绕布线的矩形形状的半周长。可选择地，可通过使用基于所述半周长的公式计算该推定布线长度，而这一推定布线长度可不被处理为等于所述半周长长度的长度。在这种可选择的情况下，通过将余量值4L添加到从布局信息获得的所述半周长来计算推定布线长度。图2是表示围绕布线的矩形形状的半周长的图例。在完成步骤ST14的优化操作的条件下，由于逻辑单元被修正，逻辑单元彼此重叠并且/或者逻辑单元的间隔很大，即出现步骤ST12中执行的逻辑单元的初始排布扰乱的情况。图3的视图是表示在步骤ST14的优化操作结束的瞬间所获得的逻辑单元布局的例子。在图3中，由于修正了逻辑电路，改变了已映射到逻辑单元的标准单元，使得逻辑单元彼此重叠，设置了逻辑单元之间的间隔比所需间隔长的区域，导致了逻辑单元布局的扰乱。在步骤ST15中，改进了扰乱的逻辑单元布局。作为布局改进方法，采用了一个接一个移动逻辑单元的方法。当将曼哈顿距离(本文档来自技高网...

【技术保护点】
在逻辑电路的自动布局方法中的一种半导体集成电路的自动布局方法，包括：　　　　一初始排布步骤，其初始排布构成所述逻辑电路的逻辑单元；　　　　一基于布局的电路优化步骤，其将恒定长度的余量应用到从布局获得的布线长度上以便改善时序；　　　　一布局改变约束计算步骤，其计算对应于所述恒定长度的所述余量的布局改变约束；以及　　　　一增量排布步骤，其在改进已修正逻辑电路的逻辑单元布局的情况下进行布局改进，所述布局改进具有基于所述布局改变约束计算步骤计算出的所述布局改变约束。

【技术特征摘要】
JP 2004-1-9 003870/041.在逻辑电路的自动布局方法中的一种半导体集成电路的自动布局方法，包括一初始排布步骤，其初始排布构成所述逻辑电路的逻辑单元；一基于布局的电路优化步骤，其将恒定长度的余量应用到从布局获得的布线长度上以便改善时序；一布局改变约束计算步骤，其计算对应于所述恒定长度的所述余量的布局改变约束；以及一增量排布步骤，其在改进已修正逻辑电路的逻辑单元布局的情况下进行布局改进，所述布局改进具有基于所述布局改变约束计算步骤计算出的所述布局改变约束。2.根据权利要求1所述的半导体集成电路的自动布局方法，其中在所述恒定长度的所述余量于所述基于布局的电路优化步骤中被设置为“4L”的情况下，所述布局改变约束被定义为距所述初始排布步骤中确定的布局位置曼哈顿距离“2L”，即可移动距离；以及在所述增量排布步骤中，通过在所述可移动距离的范围内顺序移动所述逻辑单元来进行所述布局改进。3.根据权利要求1所述的半导体集成电路的自动布局方法，其中在所述恒定长度的所述余量于所述基于布局的电路优化步骤中被设置为“4L”的情况下，在所述布局改变约束计算步骤中所述布局改变约束被设置为“1L”以作为可交换单元查找距离；以及在所述增量排布步骤中，通过在距所述初始排布步骤中确定的布局位置所述可交换单元查找距离内彼此顺序交换单元来进行所述布局改进。4.根据权利要求1所述的半导体集成电路的自动布局方法，其中在所述恒定长度的所述余量于所述基于布局的电路优化步骤中被设置为“4L”的情况下，在所述布局改变约束计算步骤中所述布局改变约束被设置为“1L”以同时作为可移动距离和可交换单元查找距离；以及在所述增量排布步骤中，通过依次执行在距所述初始排布步骤中确定的布局位置的所述可交换单元查找距离内彼此交换单元的一操作、以及在距所述初始排布步骤中确定的布局位置所述可移动距离内移动所述逻辑单元的另一操作，来进行所述布局改进。5.根据权利要求2所述的半导体集成电路的自动布局方法，其中所述布局改变约束计算步骤包括一逻辑单元代价计算步骤，其对于每个逻辑单元计算对应于连接到所述逻辑单元的布线的代价；一逻辑单元组划分步骤，其响应所述代价值将所述逻辑单元划分为多个组；以及一可移动距离再设置步骤，其按一种方式再次设置于所述增量排布步骤中设置的所述可移动距离，使得当具有最大代价值的逻辑单元组的可移动距离设置为2L时，当所述逻辑单元组的所述代价值变小时，使其所述可移动距离小于2L。6.根据权利要求3所述的半导体集成电路的自动布局方法，其中所述布局改变约束计算步骤包括一逻辑单元代价计算步骤，其对于每个逻辑单元计算对应于连接到所述逻辑单元的布线的代价；一逻辑单元组划分步骤，其响应所述代价值将所述逻辑单元划分为多个组；以及一可交换查找距离再设置步骤，其按一种方式再次设置于所述增量排布步骤中设置的所述可交换查找距离，使得当具有最大代价值的逻辑单元组的可交换查找距离设置为1L时，当所述逻辑单元组的所述代价值变小时，使其所述可交换查找距离小于1L。7.根据权利要求4所述的半导体集成电路的自动布局方法，其中所述布局改变约束计算步骤包括一逻辑单元代价计算步骤，其对于每个逻辑单元计算对应于连接到所述逻辑单元的布线的代价；一逻...

【专利技术属性】
技术研发人员：黑川圭一，安井卓也，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]