半导体集成电路以及半导体集成电路的布局方法技术

本发明专利技术提供一种半导体集成电路，其中将功能块分成多个区域。在各个区域设置有：在第一方向布线的时钟基干布线；在与第一方向正交的第二方向布线，且由与时钟基干布线电连接的多根时钟支线布线构成的时钟支线布线组；与时钟基干布线电连接的时钟驱动单元；和由与时钟基干布线或者时钟支线布线组电连接的多个时钟同步单元构成的时钟同步单元组。并且，各时钟支线布线组之间被电分离，仅由时钟驱动单元，对所连接的时钟基干布线、和与该时钟基干布线连接的时钟支线布线组进行驱动。从而提供一种使耗电量以及时钟偏移变小，且即使在大规模的半导体集成电路中，供给时钟信号的时钟驱动单元的负载容量也小的具备时钟分配电路的半导体集成电路。

【技术实现步骤摘要】

本专利技术，涉及一种在用标准单元构成的功能块中采用分配时钟信号的 时钟分配电路的。
技术介绍
近年来，随着数字电路的高速化、高功能化，半导体集成电路的高速 化、高集成化不断发展。随着半导体集成电路的高速化，对取得半导体集成电路内的触发器的同步的时钟信号的信号延迟的偏差(时钟偏移)进行抑制变得重要。时钟 偏移，是指处于同步的触发器之间的时钟信号的到达时间之差，若时钟偏 移大，则会存在引起动作频率的降低、进而引起电路的误动作的问题。另外，为了对半导体集成电路进行高集成化，因而需要对制造工序进 行细微化。因此， 一年一年，半导体集成电路内使用的信号布线宽越来越 细，因布线电阻的增加会导致布线延迟不断增大。以往，由于布线延迟小，因此因单元的栅极延迟的偏差而导致的时钟 偏移占主要地位。但是，近年来，因布线延迟的偏差增加而导致的时钟偏 移的增大越来越成问题，需要削减时钟信号的布线延迟偏差。作为削减时钟信号的布线延迟偏差的以往的时钟布线结构，例如有梳型(comb)时钟布线、鱼骨型(fish-bone)时钟布线和网眼型(mesh)时 钟布线这样的时钟布线技术(例如专利文献1和专利文献2)。另外，作为半导体集成电路中的时钟信号的布线延迟的削减方法，有 专利文献3中记载的技术。专利文献l:特开平9一283631号公报专利文献2:特开平10—199985号公报专利文献3:特开2003 — 332430号公报但是，梳型时钟布线，虽然按照电路不产生误动作的方式控制来布线 延迟的偏差从而防止动作速度的降低，但如果信号的输出侧和接收侧的触 发器是一对一的，则能够控制布线延迟的偏差，但在一般的电路中由于存 在多对多的关系，因此对这些所有触发器对布线延迟的偏差进行控制是很 困难的。并且，鱼骨型时钟，在芯片尺寸小的情况下虽然是有效的，但在大规 模的半导体集成电路中，水平方向的支线布线长，从支线布线的中央部至 端部为止的布线电阻非常大，存在因布线延迟的偏差而导致在芯片的中心 部与周边部的时钟偏移变大的问题。并且，由于许多时钟同步单元作为负 载与时钟基干布线连接，因此还存在时钟基干布线部分的布线延迟的偏差 也很大的问题。另外，网眼型时钟，由于对块整体将时钟布线为格子状，因此布线电 阻小，布线延迟的偏差小，但存在的问题在于，时钟的总布线长度长，供 给时钟信号的时钟驱动单元的负载容量大，消耗电能变大。另外，梳型时钟布线、鱼骨型时钟布线和网眼型时钟布线，由于都是 由一根时钟布线来驱动对整个块的时钟同步单元的时钟信号，因此负载容 量非常大。因此，需要由多个时钟驱动单元来同时驱动时钟布线整体。这种情况 下，如果到多个时钟驱动单元之前存在时钟偏移，则贯通电流会通过鱼骨 型时钟布线和网眼布线部分在时钟驱动单元之间流动，存在耗电量变大的 问题。另夕卜，在当前市售的标准单元等级(standard cell level)的延迟计算工 具中，在像这样由多个时钟驱动单元来驱动一根时钟布线的情况下，存在 的问题是，无法高精度进行延迟计算，无法考虑与其它信号布线之间的串 扰的影响。并且，为了削减时钟信号的布线延迟，若使用膜厚度厚、低电阻的上 层布线，则因制造工序的限制导致需要使用宽的布线，因去往上层布线的 将布线层间连接的接触体(contact)大等，若使用于时钟布线整体，则由 于信号布线区域不足，因而在对许多时钟驱动单元或者时钟同步单元进行 驱动的时钟树的末端侧，上层布线的使用变得困难。
技术实现思路
本专利技术就是着眼于上述问题而作出的，其目的在于提供一种耗电量以 及时钟偏移小，且即使在大规模的半导体集成电路中，供给时钟信号的时 钟驱动单元的负载容量也较小的时钟分配电路。为了解决上述课题，本专利技术的技术方案在于， 一种采用时钟分配电路 的半导体集成电路，该时钟分配电路在采用标准单元构成的功能块中分配时钟信号，该时钟分配电路包括在第一方向布线的第一时钟基干布线；在与上述第一方向正交的第二方向布线，且由与上述第一时钟基干布线电连接的多根时钟支线布线构成的第一时钟支线布线组； 与上述第一时钟基干布线电连接的第一时钟驱动单元； 由与上述第一时钟基干布线或者上述第一时钟支线布线组电连接的多个时钟同步单元构成的第一时钟同步单元组；与上述第一时钟基干布线并行配置的第二时钟基干布线； 在上述第二方向布线，且由与上述第二时钟基干布线电连接的多根时钟支线布线构成的第二时钟支线布线组；与上述第二时钟基干布线电连接的第二时钟驱动单元； 由与上述第二时钟基干布线或者上述第二时钟支线布线组电连接的多个时钟同步单元构成的第二时钟同步单元组；以及对上述第一时钟驱动单元以及第二时钟驱动单元提供时钟信号的时钟源驱动器，上述第一时钟支线布线组和上述第二时钟支线布线组被电分离，仅由上述第一时钟驱动单元，来驱动上述第一时钟基干布线以及上述 第一时钟支线布线组，仅由上述第二时钟驱动单元，来驱动上述第二时钟基干布线以及上述 第二时钟支线布线组。根据本专利技术，能够使耗电量以及时钟偏移变小，即使在大规模的半导 体集成电路中也能够使时钟驱动单元的负载容量变小。附图说明图1是表示第一实施方式的功能块100的俯视图。 图2是表示在第二区域20内的第二时钟同步单元组24的连接例的图。 图3是将第二时钟驱动单元23与第二时钟基干布线21的连接部分、以及第二时钟支线布线组22与第二时钟同步单元组24的连接部分放大后的俯视图。图4是第二时钟驱动单元23与第二时钟基干布线21的连接部分剖面图。图5是表示第二实施方式的功能块200的俯视图。 图6是表示第一时钟驱动单元13和第二时钟驱动单元23的驱动能力 不同的功能块的例子的图。图7是时钟支线布线的布线例的图。图8是时钟支线布线的布线例的图。图9是说明时钟支线布线的布线方法的图。图10是表示第三实施方式的功能块300的俯视图。图11是表示功能块300的分割例的图。图12是在功能块的形状为非矩形的情况下应用本专利技术的时钟分配电 路的例子。图13是在功能块的形状为非矩形的情况下应用本专利技术的时钟分配电 路的例子。图14是表示第四实施方式的功能块400的俯视图。 图15是表示第二时钟驱动单元23以及第三时钟驱动单元33的配置 例的图。图16是表示第五实施方式的功能块500的俯视图。图17是表示功能块500的分割例的图。图18是表示功能块500的分割例的图。图19是表示第六实施方式的功能块600的俯视图。图20是表示在不同的时钟系统间区域重叠的功能块的例子的图。图21是第七实施方式的时钟布局自动化方法的流程图。其中IO —第一区域，ll一第一时钟基干布线，12 —第一时钟支线布线组，13 —第一时钟驱动单元，14一第一时钟同步单元组，20 —第二区域， 21—第二时钟基干布线，22—第二时钟支线布线组，23 —第二时钟驱动单 元，24 —第二时钟同步单元组，25 —时钟源驱动器，30 —第三区域，31 — 第三时钟基干布线，32 —第三时钟支线布线组，33 —第三时钟驱动单元， 34—第三时钟同步单元组，35 —硬宏，35a—时钟连接针，40 —第四区域， 41一第四时钟基干布线，42 —第四时钟支线布线组，43 —第四时钟驱动单 元，44一第四时钟同步单元组，60 —时钟源驱动器，IOO —本文档来自技高网...

【技术保护点】
一种采用时钟分配电路的半导体集成电路，该时钟分配电路在采用标准单元构成的功能块中分配时钟信号，该时钟分配电路包括：　　　　在第一方向布线的第一时钟基干布线；　　　　在与上述第一方向正交的第二方向布线，且由与上述第一时钟基干布线电连接的多根时钟支线布线构成的第一时钟支线布线组；　　　　与上述第一时钟基干布线电连接的第一时钟驱动单元；　　　　由与上述第一时钟基干布线或者上述第一时钟支线布线组电连接的多个时钟同步单元构成的第一时钟同步单元组；　　　　与上述第一时钟基干布线并行配置的第二时钟基干布线；　　　　在上述第二方向布线，且由与上述第二时钟基干布线电连接的多根时钟支线布线构成的第二时钟支线布线组；　　　　与上述第二时钟基干布线电连接的第二时钟驱动单元；　　　　由与上述第二时钟基干布线或者上述第二时钟支线布线组电连接的多个时钟同步单元构成的第二时钟同步单元组；以及　　　　对上述第一时钟驱动单元以及第二时钟驱动单元提供时钟信号的时钟源驱动器，　　　　上述第一时钟支线布线组和上述第二时钟支线布线组被电分离，　　　　仅由上述第一时钟驱动单元，来驱动上述第一时钟基干布线以及上述第一时钟支线布线组，　　　　仅由上述第二时钟驱动单元，来驱动上述第二时钟基干布线以及上述第二时钟支线布线组。...

【技术特征摘要】
JP 2007-4-16 2007-106929;JP 2008-3-5 2008-0545731、一种采用时钟分配电路的半导体集成电路，该时钟分配电路在采用标准单元构成的功能块中分配时钟信号，该时钟分配电路包括在第一方向布线的第一时钟基干布线；在与上述第一方向正交的第二方向布线，且由与上述第一时钟基干布线电连接的多根时钟支线布线构成的第一时钟支线布线组；与上述第一时钟基干布线电连接的第一时钟驱动单元；由与上述第一时钟基干布线或者上述第一时钟支线布线组电连接的多个时钟同步单元构成的第一时钟同步单元组；与上述第一时钟基干布线并行配置的第二时钟基干布线；在上述第二方向布线，且由与上述第二时钟基干布线电连接的多根时钟支线布线构成的第二时钟支线布线组；与上述第二时钟基干布线电连接的第二时钟驱动单元；由与上述第二时钟基干布线或者上述第二时钟支线布线组电连接的多个时钟同步单元构成的第二时钟同步单元组；以及对上述第一时钟驱动单元以及第二时钟驱动单元提供时钟信号的时钟源驱动器，上述第一时钟支线布线组和上述第二时钟支线布线组被电分离，仅由上述第一时钟驱动单元，来驱动上述第一时钟基干布线以及上述第一时钟支线布线组，仅由上述第二时钟驱动单元，来驱动上述第二时钟基于布线以及上述第二时钟支线布线组。2、 根据权利要求1所述的采用时钟分配电路的半导体集成电路，其 特征在于，上述半导体集成电路，由上层的膜厚度厚、下层的膜厚度薄的多个布 线层构成，上述第一时钟基干布线以及第二时钟基干布线，采用膜厚度厚的上层 布线形成，上述第一时钟同步单元组的各时钟同步单元，被用膜厚度薄的下层布 线，分别从各个配置位置起连接至相对上述第一方向在顺向或逆向处于最 短位置的第一时钟支线布线或者第一时钟基干布线，上述第二时钟同步单元组的各时钟同步单元，被用膜厚度薄的下层布 线，分别从各个配置位置起连接至相对上述第一方向在顺向或逆向处于最 短位置的第二时钟支线布线组或第二时钟基干布线。3、 根据权利要求1所述的采用时钟分配电路的半导体集成电路，其 特征在于，存在第一区域和第二区域，该第一区域中的第一方向的范围由上述第一时钟基干布线决定，第二方向的范围由上述第一时钟支线布线组决定； 该第二区域中的第一方向的范围由上述第二时钟基干布线决定，第二方向 的范围由上述第二时钟支线布线组决定，上述第一区域和上述第二区域是 彼此排他，上述第一时钟同步单元组配置在上述第一区域内， 上述第二时钟同步单元组配置在上述第二区域内， 上述第一时钟基干布线配置在上述第一区域的中心， 上述第二时钟基干布线配置在上述第二区域的中心。4、 根据权利要求1所述的采用时钟分配电路的半导体集成电路，其 特征在于，将上述第一时钟驱动单元和第一时钟基干布线连接的布线线路、以及 将第二时钟驱动单元和第二时钟基干布线连接的布线线路，由宽的布线以 及多个接触体构成。5、 根据权利要求1所述的采用时钟分配电路的半导体集成电路，其 特征在于，上述第一时钟支线布线组的各时钟支线布线，在上述第一方向等间隔 配置，且以上述第一时钟基干布线为中心左右对称，上述第二时钟支线布线组的各时钟支线布线，在上述第一方向等间隔 配置，且以上述第二时钟基干布线为中心左右对称。6、 根据权利要求1所述的采用时钟分配电路的半导体集成电路，其 特征在于，上述第一时钟支线布线组的时钟支线布线数和上述第二时钟支线布 线组的时钟支线布线数不同。7、 根据权利要求1所述的采用时钟分配电路的半导体集成电路，其 特征在于，上述第一时钟驱动单元被配置在上述第一时钟基干布线的中心， 上述第二时钟驱动单元被配置在上述第二时钟基干布线的中心， 上述第一时钟驱动单元和第二时钟驱动单元的驱动能力相互不同。8、 根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，上述第一时钟支线布线组的各时钟支线布线，相对第一时钟基干布线 左右非对称，第一时钟支线布线组包含布线长度相互不同的时钟支线布线。9、 根据权利要求1所述的采用时钟分配电路的半导体集成电路，其 特征在于，上述第一时钟支线布线组的各时钟支线布线，相对第一时钟基干布线 为左右非对称，上述第一时钟支线布线组，包含布线长度以及布线宽度相互不同的时 钟支线布线。10、 根据权利要求l所述的采用时钟分配电路的半导体集成电路，其特征在于，还包括在上述第一方向布线的第三时钟基干布线；在上述第二方向布线，且由与上述第三时钟基干布线电连接的多根时 钟支线布线构成的第三时钟支线布线组；与上述第三时钟基干布线电连接，仅对上述第三时钟基干布线以及第 三时钟支线布线组进行驱动的第三时钟驱动单元；以及由与上述第三时钟基干布线或者上述第三时钟支线布线组电连接的 多个时钟同步单元构成的第三时钟同步单元组，上述第一时钟基干布线、第二时钟基干布线、以及第三时钟基干布线， 在上述第二方向按照该顺序排列配置，上述第一时钟基干布线与第二时钟基干布线之间的布线间隔、和上述第二时钟基干布线与第三时钟基干布线之间的布线间隔相互不同，上述第一时钟支线布线组、第二时钟支线布线组、以及第三时钟支线 布线组的时钟支线布线的布线长度互不相同。11、 根据权利要求l所述的采用时钟分配电路的半导体集成电路，其 特征在于，第一时钟基干布线与第二时钟基干布线的布线长度互不相同。12、 根据权利要求l所述的采用时钟分配电路的半导体集成电路，其特征在于，还包括在上述第二时钟基干布线的、第一方向的顺向侧或逆向侧，布线在上 述第一方向的第三时钟基干布线；在上述第二方向布线，且由与上述第三时钟基干布线电连接的多根时钟支线布线构成的第三时钟支线布线组；与上述第三时钟基干布线电连接，且仅对上述第三时钟基干布线以及 第三时钟支线布线组进行驱动的第三时钟驱动单元；以及由与上述第三时钟基干布线或者上述第三时钟支线布线组电连接的 多个时钟同步单元组构成的第三时钟同步单元组，上述第一时钟基干布线的布线长度，比上述第二时钟基干布线的布线 长与...

【专利技术属性】
技术研发人员：堤正范，吉永生，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]