在绝缘层上覆硅基板中的掺杂区域制造技术

在一说明实施例中，一种方法包括：提供由主动层、埋藏绝缘层、和原基板所构成的ＳＯＩ基板；在该主动层下方的原基板中形成掺杂质区域；在该掺杂质区域上方的区域中，于该ＳＯＩ基板上方形成数个晶体管；以及施加电压至该掺杂质区域，以改变该数个晶体管中至少其中之一的临界电压。在另一说明实施例中，该方法包括：提供由至少一集成电路产品所构成的消费性产品，该集成电路产品则由数个设于ＳＯＩ基板的主动层中的晶体管所构成，该ＳＯＩ基板的主动层位于设在该ＳＯＩ基板的原基板中的掺杂质区域上方，该掺杂质区域设于该主动层下方；感应该集成电路产品的活动量；以及施加某一强度和极性的电压至该掺杂质区域，该外加电压的强度和极性取决于该感应到的集成电路产品的活动量。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于半导体制造技术，特别是关于在SOI基板的原基板上形成掺杂质区域以控制形成于该基板上的晶体管的动作特性的方法，以及具有该基板的集成电路装置。
技术介绍
半导体产业中一直有个增加集成电路装置(例如，微处理器、内存装置和类似装置)的动作速率的驱动力。此驱动力系藉由消费者对以较高速率动作的计算机和电子装置的需求而刺激。对速率增加的需求导致半导体装置(例如，晶体管)的尺寸持续下降。也就是，典型场效应晶体管(filed effect transistor，FET)的许多组件，例如沟道长度、接合深度、栅极绝缘厚度和类似者缩小了。例如，所有其它东西皆相等，晶体管的沟道长度愈小，晶体管的动作愈快。因此，一直有个缩小典型晶体管组件的尺寸、或比例驱动力，以增加晶体管整体速度，而结合诸如晶体管的集成电路装置亦相同。当晶体管按比例持续地缩小以符合技术提升的需求，装置可靠度支配着电源供应器电压的相对下降。因此，每一连续技术世代经常伴随着晶体管的动作电压下降。已知制于“绝缘体上硅(silicon-on-insulator，SOI)”基板上晶体管装置在低动作电压下比制造于原硅基板中的类似尺寸的晶体管装置呈现较佳性能。相较于类似尺寸的原硅装置，在低动作电压下，SOI装置的优越性能与在SOI装置上所获得的相对上较低的接合电容有关。SOI装置中的埋藏绝缘层从原硅基板分离主动晶体管区域，如此降低接合电容。第1图显示一例子，其中说明晶体管10是制造于用于说明的绝缘体上硅基板上。如图所示，SOI基板11由原基板11A、埋藏氧化物层11B、以及主动层11C所构成。晶体管10由栅极绝缘层14、栅极电极16、侧壁间隔件19、漏极区域18A、和源极区域18B所构成。数个沟渠隔离区域17设于主动层11C内。第1图中亦显示数个导电接点20设于一层绝缘材料21中。导电接点20提供电性连接至漏极区域18A和源极区域18B。如上所述，晶体管10定义一位于栅极绝缘层14下方主动层11C内的沟道区域12。原基板11A一般掺入适当掺杂质材料，即，对NMOS装置而言例如为硼或二氟化硼等P型掺杂质，或对PMOS装置而言例如为砷或磷等N型掺杂质。一般，原基板11A的掺杂浓度标准的数量级约为1015ions/cm3。埋藏氧化物层11B可由二氧化硅构成，且该埋藏氧化物层11B的厚度约为50至360nm(500至3600)。主动层11C可由掺杂硅构成，且该主动层11C的厚度约为5至30nm(50至300)。相较于制于原硅基板内的晶体管，制于SOI基板内的晶体管提供若干性能上的优点。例如，制于SOI基板内的互补式金氧半导体(CMOS)较不致于使电容耦合失能，如已知的闭锁(latch-up)。此外，制于SOI基板内的晶体管通常具有大驱动电流和高互导(transconductance)值。另外，当相较于制成与原晶体管相同大小的次微米SOI晶体管时，该次微米SOI晶体管对短沟道效应具有较佳的免疫力。虽然相较于相同大小的原硅装置而言，SOI装置提供性能上的优点，然而，和所有薄膜晶体管一样，SOI装置亦面临某些问题。例如，SOI晶体管的主动组件系制于薄膜主动层11C内。将薄膜晶体管缩小至较小尺寸需要减少主动层11C的厚度。然而，当主动层11C的厚度减少时，主动层11C的电阻对应地增加。由于在具有高电阻的导体中所制造的晶体管组件会降低晶体管10的驱动电流，所以这对晶体管性能的一种负面冲击。再者，当SOI基板的主动层11C厚度持续减少时，装置的临界电压(VT)发生变化。简而言的，当主动层11C厚度减少时，装置的临界电压变得不稳定。因此，若非不得不，在当今的集成电路产品(例如，微处理器、内存装置、逻辑装置等等)中系尽量不使用此种不稳定的装置。此外，离态线(off-state)漏电流一直是集成电路设计中的顾虑，因为此电流会(除了其它的问题之外)增加电源消耗。此一增加的电源消耗特别在许多采用集成电路的现代便携式消费性产品(例如，便携式计算机)是不乐见的。最终地，当装置尺寸在完全耗尽的SOI结构中持续减少，将使短沟道效应增加。也就是，在此完全耗尽的SOI结构中，至少某些漏极区域18A的电场的场线倾向于透过相当厚的(200至360nm)埋藏氧化物层11B而耦合于晶体管10的沟道区域12。在某些情况中，漏极区域18A的电场实际上用来打开晶体管10。理论上，此等问题可藉由减少埋藏氧化物层11B的厚度和/或增加原基板11A掺掺杂浓度来减少。然而，若采取此行动，将导致漏极与源极区域18A、18B和原基板11A之间接合电容增加，以致于使SOI技术的主要好处(即降低接合电容)无效。此外，晶体管的临界电压(VT)是一个非常重要的参数。一般而言，临界电压(VT)是一重要的因子，因为临界电压与晶体管和具有此晶体管的集成电路产品的动作速率，以及此晶体管或产品的漏电流和电源消耗等有关。再者，这些电性参数的重要性(例如动作速率、漏电流、电源消耗等)可依据最终消费性产品的性质和需求而定。例如，在行动计算或通讯应用中，电源消耗是非常重要的考量。因此，至少在某些情形中，呈现较高临界电压标准的晶体管是行动计算或通讯应用中所需要的。相对地，在非常高性能应用(例如，高阶服务器)中，动作速度是集成电路产品的最需要的动作特性。因此，在这些情形中，有需要制造具有临界电压相当低的晶体管的集成电路产品。既有技术企图借着选择设计参数平衡这些计算考量，以使得所产出的晶体管和集成电路产品呈现出至少可接受此计算需求的性能特性(即使此能特性并非对每一情况皆理想)。可替代地，可选择努力地改变产品设计以吻合竞争需求，尤其是希望可在小尺寸产品上。例如，若集成电路制造商接获用于行动计算及/或通讯活动的一些零件的定单，然后制造商可做些产品修正以努力减少电源消耗，即使这意味着略为降低产品的动作速度。本专利技术是关于可解决或至少减少一些或全部上述问题的一种装置和不同的方法。
技术实现思路
本专利技术是关于一种在SOI基板的原基板上形成掺杂质区域的方法，以控制形成于该基板上的晶体管的动作特性，以及具有该基板的集成电路装置。在一说明实施例中，该方法包括提供由主动层、埋藏绝缘层、和原基板所构成的SOI基板、在主动层下方的原基板中形成掺杂质区域、在掺杂质区域上方的面积中于SOI基板上方形成数个晶体管以及形成接点至掺杂质区域。在另一实施例中，此方法包括施加电压至掺杂质区域，以改变数个晶体管中至少其中之一的临界电压。在另一说明实施例中，该方法包括提供由至少一集成电路产品所构成的消费性产品，该集成电路产品则由数个设于SOI基板的主动层中的晶体管所构成，SOI基板的主动层位于设在SOI基板的原基板中掺杂质区域上方，掺杂质区域设于主动层下方，用于感应集成电路产品的活动量(activity level)以及施加某一强度和极性的电压至掺杂质区域，所施加的电压的强度和极性取决于所感应到的集成电路产品的活动量。可以参照以下说明与随附图式来了解本专利技术，图式中类似的组件赋予类似的符号。附图说明第1图为显示设于SOI基板之上的先前技术半导体装置的剖面图；第2图为显示本专利技术的一实施例的剖面图，其中掺杂质区域设于SOI基板的原基板中；第3图为显示一晶粒的平面图，该晶粒中具有多重掺杂质区域本文档来自技高网...

【技术保护点】
一种方法，包括：　　　　提供ＳＯＩ基板（３０），该ＳＯＩ基板（３０）系由主动层（３０Ｃ）、埋藏绝缘层（３０Ｂ）、和原基板（３０Ａ）所构成；　　　　在该主动层（３０Ｃ）下方的原基板（３０Ａ）中形成掺杂质区域（３４）；　　　　在该掺杂质区域（３４）上方的区域中，于该ＳＯＩ基板（３０）上方形成数个晶体管（３２）；以及　　　　形成接点（３５）至该掺杂质区域（３４）。

【技术特征摘要】
US 2002-6-11 10/167,1841.一种方法，包括提供SOI基板(30)，该SOI基板(30)系由主动层(30C)、埋藏绝缘层(30B)、和原基板(30A)所构成；在该主动层(30C)下方的原基板(30A)中形成掺杂质区域(34)；在该掺杂质区域(34)上方的区域中，于该SOI基板(30)上方形成数个晶体管(32)；以及形成接点(35)至该掺杂质区域(34)。2.如权利要求1所述的方法，复包括施加电压至该掺杂质区域(34)，以改变该数个晶体管(32)中的至少其中之一的临界电压。3.如权利要求1所述的方法，其中，该主动层(30C)和该掺杂质区域(34)系掺入相同类型的掺杂质。4.如权利要求1所述的方法，其中，该主动层(30C)和该掺杂质区(34)域系掺入不同类型的掺杂质。5.如权利要求1所述的方法，其中，在该掺杂质区域(34)上方的区域中，于该SOI基板(30)上方形成数个晶体管(32)系包括在该掺杂质区域(34)上方的区域中，于该SOI基板上方形成数个NMOS和PMOS晶体管(32)。6.如权利要求1所述的方法，其中，该掺杂质区域(34)掺入N型掺杂质材料，且其中该数个晶体管(32)中大多数为PMOS晶体管。7.如权利要求1所述的方法，其中，该掺杂质区域(34)掺入P型掺杂质材料，且其中该数个晶体管(32)中大多数为NMOS晶体管。8.如权利要求1所述的方法，其中，该掺杂质区域(34)掺入N型掺杂质材料，且其中该数个晶体管(32)仅由PMOS晶体管所构成。9.如权利要求1所述的方法，其中，该掺杂质区域(34)掺入P型掺杂质材料，且其中该数个晶体管(32)仅由NMOS晶体管所构成。10.如权利要求1所述的方法，其中，在该原基板(30A)中的掺杂质区域(34)系以大于该掺杂质区域的深度延伸穿过该主动层(30C)、该埋藏绝缘层(30B)并延伸穿入该原基板(30A)中的隔离区域(36)所定义。11.如权利要求1所述的方法，其中，在该原基板(30A)中形成掺杂质区域(34)包括于该原基板(30A)中形成数个掺杂质区域(34)。12.如权利要求1所述的方法，其中，在该原基板(30A)中形成掺杂质区域(34)包括执行离子植入工艺以形成该掺杂质区域(34)。13.如权利要求1所述的方法，其中，在该原基板(30A)中形成掺杂质区域(34)包括以掺杂质剂量范围介于1e14至1e16ions/cm2之间的掺杂质材料执行离子植入工艺。14.如权利要求1所述的方法，其中，在该原基板(30A)中形成掺杂质区域(34)另包括在由产物晶粒所界定的区域中，于该原基板(30A)中形成数个掺杂质区域(34)，且其中数个晶体管(32)系设于该数个掺杂质区域(34)的每一者上方。15.如权利要求14所述的方法，其中，形成数个掺杂质区域(34)包括形成至少一个N型掺杂质区域(34)和至少一个P型掺杂质区域(34)。16.如权利要求14所述的...

【专利技术属性】
技术研发人员：DJ维斯特斯，AC魏，MB福塞利尔，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]