与非门型闪存存储单元列及其制造方法技术

一种与非门型闪存存储单元列及其制造方法。其存储单元列，包括第一、第二层叠栅极结构；控制、浮置栅极；栅间介电层、隧穿介电层、掺杂区以及源区／漏区。第一层叠栅极结构具有擦除栅极介电层、擦除栅极与覆盖层。第二层叠栅极结构具有选择栅极介电层、选择栅极与覆盖层。控制栅极位于各第一层叠栅极结构之间和各第二层叠栅极结构与相邻的第一层叠栅极结构之间。浮置栅极位于控制栅极与衬底之间，且其具有边缘呈尖角状的下凹表面。而栅间介电层位于控制与浮置栅极之间。隧穿介电层则位于浮置栅极与衬底之间。此外，掺杂区位于第一层叠栅极结构下，而源区／漏区位于除第二层叠栅极结构以外暴露出的衬底中。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种闪存元件，且特别涉及一种与非门(NAND)型闪存存储单元(flash memory cell)列及其制造方法。
技术介绍
闪存元件由于具有可多次进行信息的存入、读取、擦除等动作，且存入的信息在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非挥发性存储元件。典型的闪存元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与衬底间以隧穿氧化层(Tunnel Oxide)相隔(亦即所谓层叠栅极闪存)。当对闪存进行信息写入的操作时，通过在控制栅极与源区/漏区施加偏压，以使电子注入浮置栅极中。在读取闪存中的信息时，在控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下方沟道(Channel)的开/关，而此沟道的开/关即为判断信息值「0」或「1」的依据。当闪存在进行信息的擦除时，将衬底、漏(源)区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮置栅极穿过隧穿氧化层而排至衬底或漏(源)极中(即Substrate Erase或Drain(Source)Side Erase)，或是穿过介电层而排至控制栅极中。在闪存的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需的工作电压将越低，而闪存的操作速度与效率就会大大的提高。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)。然而，当元件尺寸逐渐往小型化发展后，公知的控制栅极与浮置栅极的接合面积也会跟着缩减，使存储的栅极耦合率降低，从而无法提高存储的效能。另一方面，目前业界较常使用的闪存阵列包括或非门(NOR)型阵列结构和与非门(NAND)型阵列结构。由于与非门(NAND)型阵列结构是使各存储单元串接在一起，其集成度会较或非门(NOR)型阵列结构高。然而，与非门(NAND)型阵列中的存储单元写入与读取的程序较为复杂，例如，存储单元的写入操作与擦除操作都是采用沟道F-N(Fowler-Nordheim)隧穿效应，使电子穿过隧穿氧化层注入浮置栅极，并使电子经由隧穿氧化层从浮置栅极拉出至衬底中，因此隧穿氧化层在高电压操作下，就会受到损害，进而影响其可靠性。而且，与非门(NAND)型阵列由于在其中串接了很多存储单元，因此会有存储单元的读取电流较小，从而导致存储单元的操作速度变慢、无法提高元件效能的问题。
技术实现思路
有鉴于此，本专利技术的一个目的为提供一种与非门型闪存存储单元列，可提高存储单元效能。本专利技术的又一目的是提供一种与非门型闪存存储单元列的制造方法，可简单地制作出高擦除速度的与非门型闪存存储单元列。根据上述与其它目的，本专利技术提出一种与非门型闪存存储单元列，包括多个第一层叠栅极结构、第二层叠栅极结构、控制栅极、浮置栅极、栅间介电层、隧穿介电层、多个掺杂区以及多个源区/漏区。第一层叠栅极结构设置于一衬底上，且每个第一层叠栅极结构从衬底起依序为一擦除栅极介电层、一擦除栅极与一覆盖层。第二层叠栅极结构则设置于衬底上的第一层叠栅极结构两侧，每一第二层叠栅极结构从衬底起依序为一选择栅极介电层、一选择栅极与一覆盖层。控制栅极则设置于相邻第一层叠栅极结构之间和各第二层叠栅极结构与相邻的第一层叠栅极结构之间。浮置栅极设置于控制栅极与衬底之间，而各浮置栅极具有一下凹表面，面对各控制栅极，且此下凹表面的边缘呈尖角状，其中下凹表面的边缘低于擦除栅极的顶面。而栅间介电层则设置于各个控制栅极与各个浮置栅极之间。隧穿介电层则设置于各个浮置栅极与衬底之间及各个浮置栅极与各个第一层叠栅极结构、第二层叠栅极结构之间。此外，掺杂区设置于第一层叠栅极结构下的衬底中，而源区/漏区是设置于除第二层叠栅极结构以外暴露出的衬底中。本专利技术又提出一种与非门型闪存存储单元列的制造方法，包括先于一衬底中形成掺杂区与源区/漏区，其中源区/漏区位于掺杂区外侧。之后，于衬底上形成多个层叠栅极结构，其中位于掺杂区上的每一层叠栅极结构至少具有一擦除栅极以及位于与掺杂区相距一段距离与源区/漏区侧边的每一层叠栅极结构至少具有一选择栅极。然后，于衬底上形成一隧穿介电层覆盖衬底、擦除栅极与选择栅极表面。接着，于层叠栅极结构之间形成浮置栅极，其顶面为一下凹表面且其边缘呈尖角状，其中下凹表面的边缘低于擦除栅极的顶面。然后，于浮置栅极上形成一栅间介电层，再于栅间介电层上形成一控制栅极。本专利技术因为将与非门型闪存存储单元的浮置栅极设计成具有下凹表面的形状，所以不但因为增加浮置栅极与控制栅极的接合面积而增加耦合率，还因为在制作此种浮置栅极实例用热氧化再去除氧化物的方式，使得最终形成的浮置栅极的下凹表面的边缘呈尖角状，故而可以提高擦除速度，进而提高存储单元效能。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。附图说明图1为根据本专利技术的与非门(NAND)型闪存存储单元列的结构剖面图；图2为图1中的第II部位的放大图；图3A～3F为根据本专利技术的优选实施例的与非门型(NAND)闪存存储单元列的制造流程剖面图。附图标记说明10位线100衬底102、130层叠栅极结构103导体层104隧穿介电层105下凹表面106浮置栅极107边缘108控制栅极 109层叠结构110栅间介电层112掺杂区114擦除栅极介电层116擦除栅极118a、128a、111氧化层118b、128b、140介电层120P型阱区122源区/漏区124选择栅极介电层126选择栅极具体实施方式图1为根据本专利技术的与非门(NAND)型闪存存储单元(flash memory cell)列的结构剖面图，在图1中示出有共用同一条位线(bit line)10的存储单元列，而每个存储单元列中具有4个存储单元。此外，虽然图1中共用同一条位线10的存储单元只有4个，但是仍可视实际需要串接适当的数目，举例来说，同一条位线可以串接32至64个存储单元结构。而以下各图以一个存储单元列为例作说明。请参照图1，本专利技术的与非门(NAND)型闪存存储单元列结构至少由一衬底100、多个第一层叠栅极结构102、隧穿介电层104、多个浮置栅极(floating gate)106、多个控制栅极(control gate)108、栅间介电层110、掺杂区112、多个第二层叠栅极结构130与源区/漏区122所构成。其中，第一层叠栅极结构102由衬底100起依序为擦除栅极介电层114、擦除栅极(erasegate)116以及包括氧化层118a与一介电层118b的覆盖层(cap layer)。其中，第二层叠栅极结构130系由衬底100起依序为选择栅极介电层124、选择栅极(select gate)126以及包括氧化层128a与一介电层128b的覆盖层。衬底100例如是P型硅衬底。此外，通常会有一P型阱区120位于衬底100中，且此P型阱区120的深度比源区/漏区122的深度深。而第一层叠栅极结构102设置于衬底100上，且其中的擦除栅极介电层114的材质例如是氧化硅、擦除栅极116的材质例如是掺杂多晶硅、介电层本文档来自技高网...

【技术保护点】
一种与非门型闪存存储单元列，包括：一衬底；多个第一层叠栅极结构，设置于该衬底上，每一所述第一层叠栅极结构从该衬底起依序为一擦除栅极介电层、一擦除栅极与一覆盖层；　两个第二层叠栅极结构，设置于该衬底上的所述第一层叠栅极 结构最外两侧，每一所述第二层叠栅极结构从该衬底起依序为一选择栅极介电层、一选择栅极与一覆盖层；多个控制栅极，设置于所述第一层叠栅极结构之间和各所述第二层叠栅极结构与相邻的各所述第一层叠栅极结构之间；多个浮置栅极，设置于所述控 制栅极与该衬底之间，而各所述浮置栅极具有一下凹表面，该下凹表面面对各所述控制栅极，且该下凹表面的边缘呈尖角状，其中该下凹表面的边缘低于该擦除栅极的顶面；一栅间介电层，设置于各所述控制栅极与各所述浮置栅极之间；一隧穿介电层，设 置于各所述浮置栅极与该衬底之间及各所述浮置栅极与所述第一层叠栅极结构、所述第二层叠栅极结构之间；多个掺杂区，设置于所述第一层叠栅极结构下的该衬底中；以及多个源区／漏区，设置于除所述第二层叠栅极结构以外的暴露出的该衬底中。

【技术特征摘要】
1.一种与非门型闪存存储单元列，包括一衬底；多个第一层叠栅极结构，设置于该衬底上，每一所述第一层叠栅极结构从该衬底起依序为一擦除栅极介电层、一擦除栅极与一覆盖层；两个第二层叠栅极结构，设置于该衬底上的所述第一层叠栅极结构最外两侧，每一所述第二层叠栅极结构从该衬底起依序为一选择栅极介电层、一选择栅极与一覆盖层；多个控制栅极，设置于所述第一层叠栅极结构之间和各所述第二层叠栅极结构与相邻的各所述第一层叠栅极结构之间；多个浮置栅极，设置于所述控制栅极与该衬底之间，而各所述浮置栅极具有一下凹表面，该下凹表面面对各所述控制栅极，且该下凹表面的边缘呈尖角状，其中该下凹表面的边缘低于该擦除栅极的顶面；一栅间介电层，设置于各所述控制栅极与各所述浮置栅极之间；一隧穿介电层，设置于各所述浮置栅极与该衬底之间及各所述浮置栅极与所述第一层叠栅极结构、所述第二层叠栅极结构之间；多个掺杂区，设置于所述第一层叠栅极结构下的该衬底中；以及多个源区/漏区，设置于除所述第二层叠栅极结构以外的暴露出的该衬底中。2.如权利要求1所述的与非门型闪存存储单元列，其中该隧穿介电层的材质包括氧化硅。3.如权利要求1所述的与非门型闪存存储单元列，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅、氮化硅/氧化硅或氧化硅/氮化硅。4.如权利要求1所述的与非门型闪存存储单元列，其中该覆盖层包括氧化层以及一介电层，位于该氧化层上。5.如权利要求1所述的与非门型闪存存储单元列，还包括一P型阱区，位于该衬底中，该P型阱区的深度比所述源区/漏区的深度深。6.一种与非门型闪存存储单元列的制造方法，包括于一衬底中形成多个掺杂区与多个源区/漏区，其中所述源区/漏区位于所述掺杂区外侧；于该衬底上形成多个层叠栅极结构，其中位于所述掺杂区上的每一所述层叠栅极结构至少具有一擦除栅极以及位于与所述掺杂区相距一段距离与所述源区/漏区侧边的每一所述层叠栅极结构至少具有一选择栅极；于该衬底上形成一隧穿介电层，覆盖该衬底、该擦除栅极与该选择栅极表面；于所述层叠栅极结构之间形成多个浮置栅极，所述浮置栅极的顶面为一下凹表面且其边缘呈尖角状，其中...

【专利技术属性】
技术研发人员：陈世昌，许正源，洪至伟，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]