半导体结构、制作方法及三维存储器技术

公开了一种半导体结构、制作方法及三维存储器，半导体结构的制作方法包括：提供衬底，衬底包括第一器件区和第二器件区；在第一器件区上形成多个第一凹槽，在第二器件区上形成第二凹槽，第一凹槽和第二凹槽同时形成；在第一器件区形成第一隔离沟槽；在第二器件区对应于第二凹槽位置形成第二隔离沟槽。二凹槽位置形成第二隔离沟槽。二凹槽位置形成第二隔离沟槽。

【技术实现步骤摘要】
【国外来华专利技术】半导体结构、制作方法及三维存储器


[0001]本申请涉及半导体
，具体涉及一种半导体结构、制作方法及三维存储器。

技术介绍

[0002]三维存储器(3D NAND Flash)因其存储密度大、编程速度快等优点，被广泛应用于电脑、固态硬盘及电子设备中。市场要求在不增加存储面积的情况下，不断地增加存储容量，为了满足这种要求，需要增加三维存储器的存储密度和减小尺寸。
[0003]三维存储器的外围电路包括多种工作电压的器件，例如高压器件(HV device)和低压器件(LV device)等，在高压器件和低压器件中都存在PMOS器件、NMOS器件和浅沟槽隔离(STI，shallow trench isolation)，浅沟槽隔离用于对相邻的器件起隔离的作用。然而，由于高压器件的工作电压比低压器件的工作电压要高，为了达到良好的隔离效果，在形成不同区域的浅沟槽隔离时，需要采用不要的工艺流程，导致工艺流程繁琐，增加了成本。
[0004]因此，现有技术存在缺陷，有待改进与发展。
[0005]技术问题
[0006]本申请的目的在于提供一种半导体结构、制作方法及三维存储器，能在达到良好的隔离效果的同时减少工艺流程，节约成本。
[0007]技术解决方案
[0008]为了解决上述问题，本申请提供了一种半导体结构的制作方法，包括：提供衬底，衬底包括第一器件区和第二器件区；在第一器件区上形成多个第一凹槽，在第二器件区上形成第二凹槽，第一凹槽和第二凹槽同时形成；在第一器件区形成第一隔离沟槽，第一隔离沟槽隔开相邻的第一凹槽；在第二器件区对应于第二凹槽位置形成第二隔离沟槽。
[0009]其中，第一隔离沟槽与第二隔离沟槽同时形成。
[0010]其中，在形成第一凹槽之前，还包括：
[0011]对第一器件区和第二器件区进行离子掺杂。
[0012]其中，在第二器件区对应于第二凹槽位置形成第二隔离沟槽之后，还包括：
[0013]在所述第一器件区和所述第二器件区上分别形成第一介质层和第二介质层，所述第一介质层至少部分位于所述第一凹槽的内壁，所述第一介质层的厚度小于所述第二介质层的厚度；在所述第一介质层和所述第二介质层上分别形成第一栅极和所述第二栅极，并在所述第一栅极和所述第二栅极的两侧分别形成源极和漏极。
[0014]其中，形成第二凹槽的同时，在第二器件区形成多个第三凹槽，第二凹槽位于相邻的第三凹槽之间。
[0015]其中，在第一器件区和第二器件区上分别形成第一介质层和第二介质层，第一介质层至少部分位于第一凹槽的内壁，第二介质层至少部分位于第三凹槽的内壁，第一介质层的厚度小于第二介质层的厚度；在第一介质层和第二介质层上分别形成第一栅极和第二栅极，并在第一栅极和第二栅极的两侧分别形成源极和漏极。
[0016]其中，在第二器件区对应于第二凹槽位置形成第二隔离沟槽之后，还包括：
[0017]分别在第一隔离沟槽和第二隔离沟槽中填充介质材料，以形成第一隔离结构和第二隔离结构。
[0018]为了解决上述问题，本申请实施例还提供了一种半导体结构，包括：衬底，衬底包括第一器件区和第二器件区；第一器件区设有多个第一晶体管和位于相邻的第一晶体管之间的第一隔离结构，第一晶体管的栅极至少部分位于第一凹槽内；第二器件区设有多个第二晶体管和位于相邻的第二晶体管之间的第二隔离结构，第二隔离结构的深度大于第一隔离结构的深度。
[0019]其中，第二隔离结构的深度为第一隔离结构的深度和第一凹槽的深度之和。
[0020]其中，第一晶体管包括至少部分位于第一凹槽内的第一介质层，第一晶体管的栅极位于第一介质层上，第二晶体管包括至少部分位于第三凹槽内的第二介质层，第二晶体管的第二栅极至少部分位于第三凹槽内，第一介质层的厚度小于第二介质层的厚度。
[0021]为了解决上述问题，本申请实施例还提供了一种三维存储器，包括阵列存储结构和外围电路，其中，如上述任一项半导体结构位于外围电路中。
[0022]有益效果
[0023]本申请提供了一种半导体结构、制作方法及三维存储器，半导体结构的制作方法，包括：提供衬底，衬底包括第一器件区和第二器件区；在第一器件区上形成多个第一凹槽，在第二器件区上形成第二凹槽，第一凹槽和第二凹槽同时形成；在第一器件区形成第一隔离沟槽，第一隔离沟槽隔开相邻的第一凹槽；在第二器件区对应于第二凹槽位置形成第二隔离沟槽，通过将第二凹槽与第一凹槽同时形成，且基于第二凹槽的位置形成第二隔离沟槽，使第二隔离沟槽的深度对应于第一凹槽的深度和第一隔离沟槽的深度之和，在不额外增加工艺的情况下，在第一器件区和第二器件区分别形成深度不同的第一隔离沟槽和第二隔离沟槽，满足不同半导体器件的隔离需求。
附图说明
[0024]图1为本申请一个实施例的半导体结构制作方法流程图；
[0025]图2为本申请一个实施例中提供衬底的结构示意图；
[0026]图3为本申请一个实施例中形成第一有源区和第二有源区的结构示意图；
[0027]图4为本申请一个实施例中形成第一凹槽和第二凹槽的结构示意图；
[0028]图5为本申请一个实施例中形成第一隔离沟槽和第二隔离沟槽的结构示意图；
[0029]图6为本申请一个实施例中形成第一隔离结构和第二隔离结构的结构示意图；
[0030]图7为本申请一个实施例中形成第一介质层的结构示意图；
[0031]图8为本申请一个实施例中形成第一栅极的结构示意图；
[0032]图9为本申请一个实施例中形成半导体结构的结构示意图；
[0033]图10为本申请另一实施例的半导体结构制作方法流程图；
[0034]图11为本申请另一实施例中形成第一凹槽、第二凹槽和第三凹槽的结构示意图；
[0035]图12为本申请另一实施例中形成第一隔离沟槽和第二隔离沟槽的结构示意图；
[0036]图13为本申请另一实施例中形成第一隔离结构和第二隔离结构的结构示意图；
[0037]图14为本申请另一实施例中形成第一介质层和第二介质层的结构示意图；
[0038]图15为本申请另一实施例中形成第一栅极和第二栅极的结构示意图；
[0039]图16为本申请另一实施例中形成半导体结构的结构示意图；
[0040]图17为本申请另一实施例中形成包括多个晶体管的半导体结构的结构示意图；
[0041]图18为本申请一些实施例中存储系统的示意框图。
[0042]本申请的实施方式
[0043]下面结合附图和实施例，对本申请作进一步的详细描述。特别指出的是，以下实施例仅用于说明本申请，但不对本申请的范围进行限定。同样地，以下实施例仅为本申请的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0044]另外，本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体结构的制作方法，所述半导体结构的制作方法包括：提供衬底，所述衬底包括第一器件区和第二器件区；在所述第一器件区上形成多个第一凹槽，在所述第二器件区上形成第二凹槽，所述第一凹槽和所述第二凹槽同时形成；在所述第一器件区形成第一隔离沟槽，所述第一隔离沟槽隔开相邻的所述第一凹槽；在所述第二器件区对应于所述第二凹槽位置形成第二隔离沟槽。2.如权利要求1所述的半导体结构的制作方法，其中，所述第一隔离沟槽与所述第二隔离沟槽同时形成。3.如权利要求2所述的半导体结构的制作方法，其中，在所述形成所述第一凹槽之前，还包括：对所述第一器件区和所述第二器件区进行离子掺杂。4.如权利要求3所述的半导体结构的制作方法，其中，在所述第二器件区对应于所述第二凹槽位置形成第二隔离沟槽之后，还包括：在所述第一器件区上形成第一介质层，所述第一介质层至少部分位于所述第一凹槽的内壁；在所述第一介质层上形成第一栅极，并在所述第一栅极的两侧分别形成源极和漏极。5.如权利要求3所述的半导体结构的制作方法，其中，形成所述第二凹槽的同时，在所述第二器件区形成多个第三凹槽，所述第二凹槽位于相邻的所述第三凹槽之间。6.如权利要求5所述的半导体结构的制作方法，其中，在所述第一器件区和所述第二器件区上分别形成第一介质层和第二介质层，所述第一介质层至少部分位于所述第一凹槽的内壁，所述第二介质层至少部分位于所述第三凹槽的内壁，所述第一介质层的厚度小于所述第二介质...

【专利技术属性】
技术研发人员：黄腾，华子群，石艳伟，姚兰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：