用于3D逻辑和存储器的同轴接触件制造技术

一种半导体器件包括同轴接触件，该同轴接触件具有导电层，这些导电层从局部互连延伸并且耦合到金属层。这些局部互连堆叠在衬底上方，并且沿着该衬底的顶表面侧向延伸。这些金属层堆叠在这些局部互连上方，并且沿着该衬底的顶表面侧向延伸。这些导电层是封闭形状的并且同心地布置，其中，这些局部互连中的每一个耦合到对应导电层，并且这些导电层中的每一个耦合到对应金属层。该半导体器件还包括绝缘层，这些绝缘层是封闭形状的、同心地布置、并且相对于这些导电层交替地定位，使得这些导电层通过这些绝缘层彼此间隔开。通过这些绝缘层彼此间隔开。通过这些绝缘层彼此间隔开。

【技术实现步骤摘要】
【国外来华专利技术】用于3D逻辑和存储器的同轴接触件
[0001]相关申请的交叉引用
[0002]本申请要求于2019年5月23日提交的美国临时申请号62/851,990和于2019年12月17日提交的美国申请号16/716,901的权益，这两个美国申请的全部内容通过援引并入本文。


[0003]本披露内容涉及微制造方法，包括制造半导体器件。

技术介绍

[0004]在制作半导体器件时(尤其是在微观尺度上)，执行各种加工工艺，比如成膜沉积、刻蚀掩模创建、图案化、材料刻蚀和去除以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微制造在一个平面上创建晶体管，并在有源器件平面上方形成布线/金属化层，并且因此，这被表征为二维(2D)电路或2D制造。虽然微缩工作已经极大地增加了2D电路中每单位面积的晶体管数量，但是随着微缩进入纳米级半导体器件制造节点，微缩工作也将面临更大的挑战。半导体器件制造商已经表达出对晶体管堆叠在彼此顶部之上的三维(3D)半导体电路的期望。

技术实现思路

[0005]尽管关键尺寸微缩不可避免地出现饱和，但3D集成已被视为继续进行半导体微缩最可行的选择。当由于制作的易变性以及静电器件的限制而导致接触栅极节距达到其微缩极限时，二维晶体管密度微缩就会停止。即使是有朝一日能够克服这些接触栅极节距微缩限制的实验性新晶体管设计(比如竖直沟道环栅晶体管)，也不能保证使半导体微缩回到正轨，因为电阻、电容和可靠性问题阻碍了线节距微缩，从而限制了晶体管可以被布线到电路中的密度。r/>[0006]3D集成(即多个器件的竖直堆叠)旨在通过在体积而非面积方面增大晶体管密度来克服这些微缩限制。随着3D NAND的采用，闪速存储器行业已经成功地示范和实施了这一想法。然而，逻辑器件的3D集成具有相当大的挑战。在3D集成器件中实现微缩密度的一个挑战是可以从上面的布线级接触到后续的器件级的最小节距。
[0007]本文的技术提供了一种同轴接触件(或同轴接触件结构)，该同轴接触件选择性地将器件堆叠体(也被称为晶体管堆叠体)中的各个级(例如，源极侧/漏极侧局部互连、栅极电极)连接到布线堆叠体中的对应级(例如，金属层、金属级、M0级、M1级)，而不需要以阶梯状构造使任何级交错。除了同轴接触件的结构之外，还披露了构建这种结构和单元架构的制作流程。
[0008]当然，本文所披露的制作步骤的顺序是为了清楚起见而呈现的。通常，这些制作步骤可以以任何合适的顺序执行。另外地，尽管可能在本披露内容的不同地方讨论了本文中的不同特征、技术、配置等中的每一个，但是应当注意，可以彼此独立地或彼此组合地执行
每个概念。相应地，可以以许多不同的方式来实施和查看本披露内容。
[0009]应当注意，本
技术实现思路
部分未指定本披露内容或所要求保护的专利技术的每个实施例和/或递增的新颖方面。相反，本
技术实现思路
仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。对于本专利技术和实施例的附加细节和/或可能的观点而言，读者应查阅如以下进一步讨论的本披露内容的具体实施方式部分和相应附图。
[0010]根据本披露内容的一方面，提供了一种半导体器件。该半导体器件形成在衬底上方，并且包括导电层。这些导电层从局部互连延伸并且耦合到堆叠在这些局部互连上方的金属层。这些局部互连堆叠在该衬底上方，并且沿着该衬底的顶表面侧向延伸。而且，这些金属层沿着该衬底的顶表面侧向延伸。这些导电层是封闭形状的、同心地布置、并且以柱形状延伸，其中，这些局部互连中的每一个耦合到来自这些导电层的对应导电层，并且这些导电层中的每一个耦合到来自这些金属层的对应金属层。进一步地，该半导体器件包括绝缘层。这些绝缘层是封闭形状的、同心地布置、并且相对于这些导电层交替地定位，使得这些导电层通过绝缘层彼此间隔开。
[0011]这些导电层可以具有底端，其中，这些底端是交错的并且耦合到这些局部互连中的一个或多个，使得这些局部互连中的每一个耦合到来自这些导电层的相应导电层。这些导电层还可以具有顶端，其中，这些顶端是交错的并且耦合到一个或多个金属层，使得这些导电层中的每一个耦合到来自这些金属层的相应金属层。
[0012]在一些实施例中，这些导电层可以具有管构型或圆柱构型中的至少一种。该管构型或圆柱构型可以具有锥形轮廓。
[0013]该半导体器件可以进一步具有堆叠在该衬底上方的晶体管对，其中，这些晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管。该n型晶体管可以具有位于该n型晶体管的n型沟道区两端的源极区和漏极区。该n型晶体管的源极区和漏极区中的每一者耦合到相应的局部互连。该n型沟道区被n型栅极结构包围。该p型晶体管可以具有位于p型晶体管的p型沟道区两端的源极区和漏极区。该p型晶体管的源极区和漏极区中的每一者耦合到相应的局部互连，并且该p型沟道区被p型栅极结构包围。
[0014]该半导体器件还可以具有堆叠在衬底上方的栅极电极。这些栅极电极可以电耦合到晶体管对的栅极结构。这些导电层中的至少一个导电层从这些栅极电极中的一个栅极电极延伸，并且耦合到这些栅极电极中的该一个栅极电极。
[0015]这些绝缘层可以具有底端和顶端。这些底端是交错的，使得这些绝缘层中的每一个绝缘层的底端与来自这些导电层的对应导电层的底端齐平。这些绝缘层还可以具有顶端。这些顶端是交错的，使得这些绝缘层中的每一个绝缘层的顶端与来自这些导电层的对应导电层的顶端齐平。
[0016]根据本披露内容的另一方面，提供了一种用于形成半导体器件的方法。在所披露的方法中，在位于衬底上方的电介质堆叠体中形成第一开口。该第一开口可以具有带有第一侧壁和第一底部的圆柱形状。随后沿着该第一开口的第一侧壁沉积第一导电层，并且沿着该第一导电层的内侧壁沉积第一绝缘层。该第一导电层和该第一绝缘层可以是封闭形状的并且同心地布置。该第一导电层的底部和该第一电介质层的底部位于该第一开口的第一底部上。
[0017]然后，沿着该第一绝缘层的内侧壁刻蚀该电介质堆叠体，以便形成第二开口。该第
二开口延伸到该电介质堆叠体中，并且具有第二侧壁和第二底部。该第二侧壁沿着该第一电介质层的内侧壁形成，并且进一步延伸到该电介质堆叠体中。该第二开口的第二底部位于该第一导电层和该第一绝缘层的底部下方。沿着该第二开口的第二侧壁进一步形成第二导电层，并且沿着该第二导电层的内侧壁形成第二绝缘层。该第二导电层的底部和该第二绝缘层的底部位于该第二开口的第二底部上，使得该第二导电层的底部位于该第一导电层的底部下方，以形成交错构型。
[0018]在一些实施例中，所披露的方法可以进一步包括交替地进行对电介质堆叠体的刻蚀和对导电层和绝缘层的依次沉积，使得在该电介质堆叠体中形成导电层和绝缘层，以满足预定的导电层数量和预定的深度。这些导电层和这些绝缘层以封闭形状交替地定位并且同心地布置。该第一导电层是这些导电层的最外层。这些导电层具有底端，其中，这些底端是交错的并且耦合到这些局部互连中的一个或多个，使得这些局部互连中的每一个耦合到相应本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种形成在衬底上方的半导体器件，该半导体器件包括：导电层，这些导电层从局部互连延伸并且耦合到堆叠在这些局部互连上方的金属层，这些局部互连堆叠在该衬底上方并且沿着该衬底的顶表面侧向延伸，这些金属层沿着该衬底的顶表面侧向延伸，这些导电层是封闭形状的、同心地布置、并且以柱形状延伸，这些局部互连中的每一个耦合到来自这些导电层的对应导电层，并且这些导电层中的每一个耦合到来自这些金属层的对应金属层；以及绝缘层，这些绝缘层是封闭形状的、同心地布置、并且相对于这些导电层交替地定位，使得这些导电层通过这些绝缘层彼此间隔开。2.如权利要求1所述的半导体器件，其中，这些导电层具有底端，这些底端是交错的并且耦合到这些局部互连中的一个或多个，使得这些局部互连中的每一个耦合到来自这些导电层的相应导电层。3.如权利要求2所述的半导体器件，其中，这些绝缘层具有底端，这些底端是交错的，使得这些绝缘层中的每一个绝缘层的底端与来自这些导电层的对应导电层的底端齐平。4.如权利要求1所述的半导体器件，其中，这些导电层具有顶端，这些顶端是交错的并且耦合到这些金属层中的一个或多个，使得这些导电层中的每一个耦合到来自这些金属层的相应金属层。5.如权利要求4所述的半导体器件，其中，这些绝缘层具有顶端，这些顶端是交错的，使得这些绝缘层中的每一个绝缘层的顶端与来自这些导电层的对应导电层的顶端齐平。6.如权利要求1所述的半导体器件，其中，这些导电层具有管构型或圆柱构型中的至少一种。7.如权利要求6所述的半导体器件，其中，该管构型或该圆柱构型具有锥形轮廓。8.如权利要求1所述的半导体器件，进一步包括：堆叠在该衬底上方的晶体管对，这些晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管，其中：该n型晶体管具有位于该n型晶体管的n型沟道区两端的源极区和漏极区，该n型晶体管的源极区和漏极区中的每一者耦合到来自这些局部互连的相应局部互连，该n型沟道区被n型栅极结构包围，并且该p型晶体管具有位于该p型晶体管的p型沟道区两端的源极区和漏极区，该p型晶体管的源极区和漏极区中的每一者耦合到来自这些局部互连的相应局部互连，该p型沟道区被p型栅极结构包围。9.如权利要求8所述的半导体器件，进一步包括：堆叠在该衬底上方的栅极电极，这些栅极电极电耦合到这些晶体管对的栅极结构，其中，这些导电层中的至少一个导电层从这些栅极电极中的一个栅极电极延伸、并且耦合到这些栅极电极中的该一个栅极电极。10.一种用于形成半导体器件的方法，该方法包括：在衬底上方的电介质堆叠体中形成第一开口，该第一开口具有带有第一侧壁和第一底部的圆柱形状；沿着该第一开口的第一侧壁沉积第一导电层，并且沿着该第一导电层的内侧壁沉积第一绝缘层，使得该第一导电层和该第一绝缘层具有封闭形状并且同心地布置，该第一导电
层的底部和该第一绝缘层的底部位于该第一开口的第一底部上；沿着该第一绝缘层的内侧壁刻蚀该电介质堆叠体以便形成第二开口，该第二开口延伸到该电介质堆叠体中并且具有第二侧壁和第二底部，该第二侧壁沿着该第一绝缘层的内侧壁形成并且进一步延伸到该电介质堆叠体中，该第二开口的第二底部位于该第一导电层和该第一绝缘层的底部下方；以及沿着该第二开口的第二侧壁沉积第二导电层，并且沿着该第二导电层的内侧壁沉积第二绝缘层，该第二导电层的底部和该第二绝缘层的底部位于该第二开口的第二底部上，使得该第二导电层的底部位于该第一导电层的底部下方，以形成交错构型。11.如权利要求10所述的方法，进一步包括：交替地进行对该电介质堆叠体的刻蚀和对导电层和绝缘层的依次沉积，使得在该电介质堆叠体中形成多个导电层和多个绝缘层，以满足预定的导电层数量和预定的深度，这些导电层和这些绝缘层具有同心封闭形状并且交替地定位，该第一导电层是这些导电层的最外层，这些导电层具有底端，这些底端是交错的并从一个或多个局部互连延伸，使得这些局部互连中的每一个耦合到相应的导电层，这些局部互连堆叠在...

【专利技术属性】
技术研发人员：拉尔斯，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：