存储器及其制作方法技术

本发明专利技术提供一种存储器及存储器的制作方法，通过图案化衬底上的介质层形成位线沟槽，然后在位线沟槽内形成位线间隔层及位线结构。相比于现有技术，本发明专利技术先形成位线沟槽再形成位线结构，省去形成位线接触窗并在位线接触窗形成位线接触插塞的步骤，避免刻蚀形成位线接触插塞时导电材料在位线接触窗底部的残留，避免器件漏电流的问题，提高的器件的性能。提高的器件的性能。提高的器件的性能。

【技术实现步骤摘要】
存储器及其制作方法


[0001]本专利技术涉及半导体
，尤其涉及一种存储器及其制作方法。

技术介绍

[0002]存储器，例如动态随机存储器(Dynamic Random Access Memory， DRAM)，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元。所述存储器还具有多条位线结构，每一位线结构分别与相应的存储单元电性连接，并且所述存储器还包括存储电容器，所述存储电容器用于存储代表存储信息的电荷，以及所述存储单元可通过一节点接触结构电性连接所述存储电容器，从而实现各个存储单元的存储功能。
[0003]基于现有的存储器而言，目前仍存在制作难度大、制备工艺较为繁琐的问题。举例而言，在制备嵌入至衬底中的位线接触插塞时，通常是先形成位线接触窗在衬底中，接着填充导电材料(例如多晶硅)在所述位线接触窗中，最后利用刻蚀工艺去除位线接触窗中的部分导电材料，以形成位线接触插塞。然而，在刻蚀去除位线接触窗中的导电材料时，常常会存在刻蚀不净的问题，在位线接触窗的底部残留导电材料，进而容易引起器件漏电流的问题。且先刻蚀形成的位线接触窗由于残留导电材料(例如多晶硅)导致节点接触窗的形貌异常，进而影响最终形成的节点接触部的品质，影响半导体器件的稳定性。

技术实现思路

[0004]本专利技术的目的在于提供一种存储器及其制作方法，以减少器件漏电流，提高器件性能。
[0005]为实现上述目的，本专利技术提供一种存储器，包括：
[0006]衬底，包括多个有源区以及一隔离结构包围所述多个有源区；
[0007]多个位线结构，位于所述衬底上，并与所述有源区直接接触；
[0008]侧墙间隔层，至少覆盖所述位线结构的侧壁，并沿部分所述位线结构的侧壁深入所述隔离结构。
[0009]可选的，所述位线结构包括依次堆叠的位线接触插塞、位线导电层及位线遮蔽层，其中，所述位线导电层的顶部的尺寸大于所述位线导电层的底部的尺寸。
[0010]可选的，所述位线结构包括“U”型设置的扩散阻挡层、填充在所述扩散阻挡层内的导电层，及位于所述扩散阻挡层和所述导电层之上的遮蔽图案。
[0011]可选的，所述扩散阻挡层与所述有源区直接接触。
[0012]可选的，所述扩散阻挡层的底部和侧壁均与所述侧墙间隔层接触。
[0013]可选的，还包括衬垫层，所述衬垫层位于所述位线结构与所述衬底之间。
[0014]可选的，所述扩散阻挡层与所述衬垫层接触。
[0015]可选的，所述侧墙间隔层包括第一间隔层和第二间隔层，其中，
[0016]所述第二间隔层覆盖位线结构的侧壁，且沿部分所述位线结构的侧壁深入所述隔离结构；
[0017]所述第一间隔层覆盖在所述衬底上的所述第二间隔层的侧壁。
[0018]可选的，所述侧墙间隔层包括第一间隔层和第二间隔层，其中，
[0019]所述第一间隔层和所述第二间隔层均沿部分所述位线结构深入所述隔离结构，其中，所述第一间隔层呈“L”型，所述第二间隔层位于所述“L”型的水平端之上。
[0020]可选的，所述侧墙间隔层包括第一间隔层、第二间隔层及第三间隔层，所述第一间隔层和所述第二间隔层均位于所述衬底之上，
[0021]其中，所述第一间隔层呈“L”型，所述第二间隔层位于所述“L”型的水平端之上，所述第三间隔层接触所述第二间隔层的侧壁及所述第一间隔层的“L”型的水平端，并沿部分所述位线结构的侧壁深入所述隔离结构。
[0022]可选的，至少部分所述侧墙间隔层呈“U”型设置，以从底部隔离所述位线结构。
[0023]相应的，本专利技术还提供一种存储器的制作方法包括：
[0024]提供衬底，包括多个有源区以及一隔离结构包围所述多个有源区；
[0025]在所述衬底上形成介质层并进行图案化，以形成多个位线沟槽，所述位线沟槽至少部分深入所述衬底；
[0026]在所述位线沟槽的侧壁形成侧墙间隔层；以及，
[0027]在所述位线沟槽中形成位线结构，其中，所述侧墙间隔层至少覆盖所述位线结构的侧壁并沿部分所述位线结构的侧壁深入所述隔离结构。
[0028]可选的，所述侧墙间隔层包括第一间隔层和第二间隔层，所述侧墙间隔层的形成过程包括：
[0029]沿所述位线沟槽的侧壁和底部依次形成第一间隔层和第二间隔层；以及，
[0030]刻蚀部分所述第一间隔层和所述第二间隔层的底部，以暴露部分所述有源区。
[0031]可选的，所述侧墙间隔层包括第一间隔层和第二间隔层，所述位线沟槽和所述侧墙间隔层的形成过程包括：
[0032]图案化所述介质层，形成暴露所述衬底的开口；
[0033]在所述开口的侧壁和底部形成第一间隔层；
[0034]沿所述开口向下刻蚀部分所述第一间隔层的底部和所述衬底，以至少暴露部分所述隔离结构，形成所述位线沟槽；以及，
[0035]在所述位线沟槽的侧壁形成第二间隔层。
[0036]可选的，所述侧墙间隔层包括第一间隔层、第二间隔层及第三间隔层，所述位线沟槽和所述侧墙间隔层的形成过程包括：
[0037]图案化所述介质层，形成暴露所述衬底的开口；
[0038]在所述开口的侧壁和底部依次形成第一间隔层和第二间隔层；
[0039]沿所述开口向下刻蚀所述第二间隔层、所述第一间隔层的底部及所述衬底，至少暴露部分所述隔离结构，形成所述位线沟槽；以及，
[0040]沿所述位线沟槽的侧壁形成第三间隔层。
[0041]可选的，至少部分所述侧墙间隔层呈“U”型设置，以从底部隔离所述位线结构。
[0042]可选的，所述位线结构的形成过程包括：
[0043]在所述位线沟槽内依次堆叠形成位线接触插塞、位线导电层及位线遮蔽层。
[0044]可选的，所述位线导电层的顶部的尺寸大于所述位线导电层的底部的尺寸。
[0045]可选的，所述位线结构的形成过程包括：
[0046]沿所述位线沟槽的侧壁和底部形成“U”型的扩散阻挡层；
[0047]填充所述位线沟槽在所述扩散阻挡层上形成导电层；
[0048]在所述扩散阻挡层和所述导电层上形成遮蔽图案。
[0049]可选的，还包括：
[0050]去除所述介质层以使相邻的位线结构界定出位于所述有源区上的存储接触窗；
[0051]形成存储接触插塞在所述储节点接触窗中并将所述存储节点接触插塞和对应的所述有源区接触。
[0052]综上，本专利技术例提供的存储器及存储器的制作方法，通过图案化衬底上的介质层形成位线沟槽，然后在位线沟槽内形成位线间隔层及位线结构。相比于现有技术，本专利技术先形成位线沟槽再形成位线结构，省去形成位线接触窗并在位线接触窗形成位线接触插塞的步骤，避免刻蚀形成位线接触插塞时导电材料在位线接触窗底部的残留，避免器件漏电流的问题，提高的器件的性能。
附图说明
[0053]图1为本专利技术实施例一提供的存储器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其特征在于，包括：衬底，包括多个有源区以及一隔离结构包围所述多个有源区；多个位线结构，位于所述衬底上，并与所述有源区直接接触；侧墙间隔层，至少覆盖所述位线结构的侧壁，并沿部分所述位线结构的侧壁深入所述隔离结构。2.根据权利要求1所述的存储器，其特征在于，所述位线结构包括依次堆叠的位线接触插塞、位线导电层及位线遮蔽层，其中，所述位线导电层的顶部的尺寸大于所述位线导电层的底部的尺寸。3.根据权利要求1所述的存储器，其特征在于，所述位线结构包括“U”型设置的扩散阻挡层、填充在所述扩散阻挡层内的导电层，及位于所述扩散阻挡层和所述导电层之上的遮蔽图案。4.根据权利要求3所述的存储器，其特征在于，所述扩散阻挡层与所述有源区直接接触。5.根据权利要求3所述的存储器，其特征在于，所述扩散阻挡层的底部和侧壁均与所述侧墙间隔层接触。6.根据权利要求3所述的存储器，其特征在于，还包括衬垫层，所述衬垫层位于所述位线结构与所述衬底之间。7.根据权利要求6所述的存储器，其特征在于，所述扩散阻挡层与所述衬垫层接触。8.根据权利要求1所述的存储器，其特征在于，所述侧墙间隔层包括第一间隔层和第二间隔层，其中，所述第二间隔层覆盖位线结构的侧壁，且沿部分所述位线结构的侧壁深入所述隔离结构；所述第一间隔层覆盖在所述衬底上的所述第二间隔层的侧壁。9.根据权利要求1所述的存储器，其特征在于，所述侧墙间隔层包括第一间隔层和第二间隔层，其中，所述第一间隔层和所述第二间隔层均沿部分所述位线结构深入所述隔离结构，其中，所述第一间隔层呈“L”型，所述第二间隔层位于所述“L”型的水平端之上。10.根据权利要求1所述的存储器，其特征在于，所述侧墙间隔层包括第一间隔层、第二间隔层及第三间隔层，所述第一间隔层和所述第二间隔层均位于所述衬底之上，其中，所述第一间隔层呈“L”型，所述第二间隔层位于所述“L”型的水平端之上，所述第三间隔层接触所述第二间隔层的侧壁及所述第一间隔层的“L”型的水平端，并沿部分所述位线结构的侧壁深入所述隔离结构。11.根据权利要求1所述的存储器，其特征在于，至少部分所述侧墙间隔层呈“U”型设置，以从底部隔离所述位线结构。12.一种存储器的制作方法，其特征在于，包括：提供衬底，包括多个有源区以及一隔离结构包围所述多个有源区；在所述衬底上形成介质层并进行图案化，以形成多个位线沟槽，所述位线沟槽至少部分深入所述衬底；在所述位线沟槽的侧...

【专利技术属性】
技术研发人员：罗启仁，张钦福，童宇诚，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：