三维存储器及其制备方法技术

本申请提供了一种三维存储器及其制备方法。该方法包括：在衬底上形成第一绝缘层，并在第一绝缘层的第一部分上依次形成半导体层和叠层结构；形成贯穿叠层结构并与半导体层电耦合的存储串结构；形成穿过第一绝缘层的第二部分的第一接触结构；去除衬底，以暴露第一接触结构；以及形成与第一接触结构连接的第一焊盘结构。该方法简化了三维存储器的制备工艺，增加了后段制程工艺的工艺窗口，并且与在背侧形成共源极拾取区的工艺兼容。成共源极拾取区的工艺兼容。成共源极拾取区的工艺兼容。

【技术实现步骤摘要】
三维存储器及其制备方法


[0001]本申请涉及半导体
，更具体地，涉及三维存储器及其制备方法。

技术介绍

[0002]在基于Xtacking架构的三维存储器(3D NAND)中，负责数据I/O及记忆单元操作的外围电路形成于同一衬底上，而存储串结构形成于另一衬底上。当两个半导体结构各自制备完成后，通过将两个半导体结构键合连接，以使存储串结构和外围电路接通。另外，还需要在具有存储串结构的半导体结构或者具有外围电路的半导体结构的衬底背侧形成金属层，这些金属层用于形成焊盘结构。
[0003]在现有技术中，在形成Xtacking架构的三维存储器的工艺过程中，形成存储串结构和焊盘结构的工艺复杂度高，不利于实际生产需求。因此提供一种工艺简单、复杂度低的三维存储器的制备方法以及三维存储器是目前亟待解决的技术问题之一。

技术实现思路

[0004]本申请提供了一种三维存储器的制备方法，该方法包括：在衬底上形成第一绝缘层，并在第一绝缘层的第一部分上依次形成半导体层和叠层结构；形成贯穿叠层结构并与半导体层电耦合的存储串结构；形成穿过第一绝缘层的第二部分的第一接触结构；去除衬底，以暴露第一接触结构；以及形成与第一接触结构连接的第一焊盘结构。
[0005]在一些实施方式中，第二绝缘层形成于第一绝缘层的第二部分上，其中，形成穿过第一绝缘层的第二部分的第一接触结构的步骤可包括：形成穿过第二绝缘层和第一绝缘层的第二部分的第一接触结构。
[0006]在一些实施方式中，形成贯穿叠层结构并与半导体层电耦合的存储串结构的步骤可包括：形成贯穿叠层结构并延伸至半导体层的开孔，以暴露半导体层；在开孔的侧壁上形成功能层；在功能层的表面和半导体层的暴露于开孔的部分上形成沟道层；以及在沟道层的靠近半导体层的部分形成掺杂区。
[0007]在一些实施方式中，去除衬底，以暴露第一接触结构的步骤之后，该方法还可包括：形成贯穿第一绝缘层的第一部分并与半导体层连接的第二接触结构；以及形成与第二接触结构连接的第二焊盘结构。
[0008]在一些实施方式中，去除衬底，以暴露第一接触结构的步骤之前，该方法还可包括：形成与存储串结构和/或第一接触结构电耦合的互连层。
[0009]在一些实施方式中，三维存储器包括外围电路半导体结构，其中，形成与存储串结构和/或第一接触结构电耦合的互连层的步骤之后，该方法还可包括：在互连层上键合连接外围电路结构半导体结构。
[0010]在一些实施方式中，半导体层可为N型掺杂的多晶硅层。
[0011]本申请还提供了一种三维存储器。该三维存储器包括第一半导体结构，包括：第一绝缘层；半导体层，位于第一绝缘层的第一部分上；叠层结构，位于半导体层上；存储串结
构，贯穿叠层结构并与半导体层电耦合；第一接触结构；以及第一焊盘结构；其中，半导体层、叠层结构以及存储串结构位于绝缘层的第一侧，第一接触结构从第一侧穿过第一绝缘层的第二部分，第一焊盘结构位于与第一侧相对的第二侧并与第一接触结构连接。
[0012]在一些实施方式中，该第一半导体结构还包括：第二绝缘层，位于第一绝缘层的第二部分上，其中，第一接触结构可穿过第二绝缘层和第一绝缘层的第二部分。
[0013]在一些实施方式中，存储串结构可包括沿其径向方向由外向内的功能层和沟道层，沟道层延伸至半导体层中，并且沟道层的靠近半导体层的部分可具有掺杂区。
[0014]在一些实施方式中，该第一半导体结构还可包括：第二接触结构，贯穿绝缘层的第一部分，并与半导体层连接；以及第二焊盘结构，位于第二侧，并与第二接触结构连接。
[0015]在一些实施方式中，该三维存储器还包括与第一半导体结构键合连接的外围电路半导体结构。
[0016]在一些实施方式中，第一半导体结构还包括位于第一侧的互连层，其中，外围电路半导体结构与第一半导体结构通过互连层与存储串结构和/或第一接触结构电耦合。
[0017]在一些实施方式中，半导体层可为N型掺杂的多晶硅层。
[0018]根据本申请实施方式的三维存储器的制备方法，通过在衬底上依次形成绝缘层和半导体层，以及使第一接触结构贯穿绝缘层至衬底，能够使后续去除衬底的工艺后，直接形成与第一接触结构连接的第一焊盘结构，并且预先形成的半导体层可用于形成多个存储串结构的共源极电耦合区域。该方法简化了三维存储器的制备工艺，增加了后段制程工艺的工艺窗口，并且与在背侧形成共源极拾取区的工艺兼容。
附图说明
[0019]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0020]图1是根据本申请实施方式的三维存储器的制备方法流程图；以及
[0021]图2A至图2G是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图。
具体实施方式
[0022]为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
[0023]本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
[0024]本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
[0025]除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公
开所属
的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
[0026]如在本文中所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。
[0027]本申请提供了一种三维存储器的制备方法1000。图1是根据本申请实施方式的三维存储器的制备方法1000的流程图。如图1所示，三维存储器的制备方法1000包括S110至S150的步骤。
[0028]图2A至图2G是根据本申请实施方式的三维存储器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器的制备方法，其特征在于，包括：在衬底上形成第一绝缘层，并在所述第一绝缘层的第一部分上依次形成半导体层和叠层结构；形成贯穿所述叠层结构并与所述半导体层电耦合的存储串结构；形成穿过所述第一绝缘层的第二部分的第一接触结构；去除所述衬底，以暴露所述第一接触结构；以及形成与所述第一接触结构连接的第一焊盘结构。2.根据权利要求1所述的制备方法，其特征在于，第二绝缘层形成于所述第一绝缘层的第二部分上，其中，形成穿过所述第一绝缘层的第二部分的第一接触结构的步骤包括：形成穿过所述第二绝缘层和所述第一绝缘层的第二部分的第一接触结构。3.根据权利要求1所述的制备方法，其特征在于，形成贯穿所述叠层结构并与所述半导体层电耦合的存储串结构的步骤包括：形成贯穿所述叠层结构并延伸至所述半导体层的开孔，以暴露所述半导体层；在所述开孔的侧壁上形成功能层；在所述功能层的表面和所述半导体层的暴露于所述开孔的部分上形成沟道层；以及在所述沟道层的靠近所述半导体层的部分形成掺杂区。4.根据权利要求1或2所述的制备方法，其特征在于，去除所述衬底，以暴露所述第一接触结构的步骤之后，所述方法还包括：形成贯穿所述第一绝缘层的第一部分并与所述半导体层连接的第二接触结构；以及形成与所述第二接触结构连接的第二焊盘结构。5.根据权利要求4所述的制备方法，其特征在于，去除所述衬底，以暴露所述第一接触结构的步骤之前，所述方法还包括：形成与所述存储串结构和/或所述第一接触结构电耦合的互连层。6.根据权利要求5所述的制备方法，其特征在于，所述三维存储器包括外围电路半导体结构，其中，形成与所述存储串结构和/或所述第一接触结构电耦合的互连层的步骤之后，所述方法还包括：在所述互连层上键合连接所述外围电路半导体结构。7.根据权利要求1或6所述的制备方法，...

【专利技术属性】
技术研发人员：肖亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：