一种具有自偏置PMOS的分离栅CSTBT及其制作方法技术

本发明专利技术涉及一种具有自偏置PMOS的分离栅CSTBT及其制作方法，属于功率半导体器件技术领域。本发明专利技术在传统的CSTBT基础上，引入与发射极等电位的分离栅电极和P型埋层，通过电荷补偿能够有效屏蔽N型电荷存储层对器件击穿特性的影响，有利于改善器件正向导通压降Vce(on)与关断损耗Eoff之间的折中关系。另外分离栅电极与栅电极位于同一个沟槽中，可以减小沟道密度，而且寄生PMOS的开启对N型电荷存储层电势的钳位有效的减小饱和电流密度，提高了器件的短路安全工作能力。同时可以减小栅电容，提高了器件的开关速度，降低了器件的开关损耗。另外，本发明专利技术可以提高芯片内部的电流均匀性，避免电流集中，提高器件可靠性和反偏安全工作区。区。区。

【技术实现步骤摘要】
一种具有自偏置PMOS的分离栅CSTBT及其制作方法


[0001]本专利技术属于功率半导体器件
，具体涉及一种具有自偏置PMOS的分离栅CSTBT及其制作方法。

技术介绍

[0002]绝缘栅双极型晶体管(IGBT)作为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天等各个领域。绝缘栅双极型晶体管是一种绝缘型场效应管(MOSFET)和双极结型晶体管(BJT)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的MOSFET。IGBT结合了MOSFET结构和双极结型晶体管的工作机理，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点。因而，IGBT的运用极大地改善了电力电子系统的性能。
[0003]从20世纪80年代初IGBT面世以来，经过三十几年的发展，IGBT器件结构的工艺制造水平不断得到改进。其中电荷存储型绝缘栅双极型晶体管(CSTBT)是在第六代沟槽场阻止型IGBT(Trench FS
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IGBT)的基础上通过在表面P型基区下方引入一层具有较高掺杂浓度N型电荷存储层，在P型基区下方引入空穴势垒，使得器件正向导通时靠近发射极一端的空穴浓度大大提升，而根据电中性要求，此处电子浓度也将大大增大，因此N
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漂移区的载流子浓度分布得到改善，增强了N
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飘移区的电导调制效应，使得IGBT获得了更低的正向导通压降以及改善了正向压降与关断损耗之间的折中关系。随着N型电荷存储层的掺杂浓度提高，CSTBT电导调制效应越强，器件的正向导通特性越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著下降，限制了器件在高压领域的应用。
[0004]现有的技术中为了减小N型电荷存储层的不利影响，获得更高的击穿电压和可靠性，主要采取两种方法：(1)增加沟槽深度，通常情况下，沟槽深度大于N型电荷存储层的结深；(2)通过精细化沟槽工艺减小沟槽栅间距，但是上述方法仍然存在明显的缺陷：方法(1)的实施会增大栅极电容，IGBT的开关过程本质就是对栅极电容充放电的过程，所以栅极电容的增加会使得器件的开关速度减小，进而造成器件关断损耗的增加。而方法(2)的实施一方面会增大器件的栅极电容，导致器件关断损耗的增加；另一方面，MOS沟道密度过大还将导致器件的饱和电流密度增加，从而使得器件的短路安全工作区(SCSOA)变差。

技术实现思路

[0005]本专利技术所要解决的技术问题是针对现有技术存在的问题，提供一种具有自偏置PMOS的分离栅CSTBT及其制作方法。
[0006]为解决上述技术问题，本专利技术实施例提供一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属1、P型集电区2、N型场阻止层3和N
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漂移区4；所述N
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漂移区4的上层具有交替设置的N型电荷存储层6和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层6下表面的结深；
[0007]所述N型电荷存储层6的上表面具有P型基区7，所述P型基区7的上表面具有侧面相
互接触的N+发射区10及P+发射区8；
[0008]所述沟槽结构与所述N
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漂移区4之间具有P型埋层5，所述P型埋层5呈“凹”型将沟槽结构包围，使N
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漂移区4和沟槽结构相隔离，相邻的所述P型埋层5之间具有N
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漂移区4；所述沟槽结构包括栅电极121、分离栅电极122、栅介质层123、分离栅介质层124和多晶硅隔离介质层125；栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离栅电极121与P型埋层5、N型电荷存储层6、P型基区7和N+发射区10的一侧通过栅介质层123相连；分离栅电极122与P型埋层5、N型电荷存储层6、P型基区7和P+发射区8的另一侧通过分离栅介质层124相连；
[0009]在栅电极121、栅介质层123、多晶硅隔离介质层125上表面覆盖有绝缘介质层11；在分离栅电极122、分离栅介质层124、绝缘介质层11、N+发射区10和P+发射区8上表面覆盖有发射极金属9，分离栅电极122和发射极金属9等电位。
[0010]为解决上述技术问题，本专利技术实施例提供一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属1、P型集电区2、N型场阻止层3和N
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漂移区4；所述N
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漂移区4的上层具有交替设置的N型电荷存储层6和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层6下表面的结深；
[0011]所述N型电荷存储层6的上表面具有P型基区7，所述P型基区7的上层中靠近栅电极的一侧具有N+发射区10；
[0012]所述沟槽结构与所述N
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漂移区4之间具有P型埋层5，所述P型埋层5呈“凹”型将沟槽结构包围，使N
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漂移区4和沟槽结构相隔离，相邻的所述P型埋层5之间具有N
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漂移区4；所述沟槽结构包括栅电极121、分离栅电极122、栅介质层123、分离栅介质层124和多晶硅隔离介质层125；栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离；栅电极121与P型埋层5、N型电荷存储层6、P型基区7和N+发射区10的一侧通过栅介质层123相连；分离栅电极122与P型埋层5、N型电荷存储层6和P型基区7的另一侧通过分离栅介质层124相连；
[0013]在P型基区7的上表面覆盖有肖特基接触金属13；在栅电极121、栅介质层123、多晶硅隔离介质层125上表面覆盖有绝缘介质层11；在分离栅电极122、分离栅介质层124、绝缘介质层11和N+发射区10上表面覆盖有发射极金属9，分离栅电极122和肖特基接触金属13与发射极金属9等电位。
[0014]在上述技术方案的基础上，本专利技术还可以做如下改进。
[0015]进一步的，N
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漂移区4中具有侧面相互接触的超结P柱14和超结N柱15；所述超结N柱15位于N型电荷存储层6和P型埋层5的第一部分下方，所述超结P柱14位于P型埋层5的第二部分下方；所述超结P柱14和超结N柱15满足电荷平衡要求。
[0016]进一步的，所述超结N柱14的掺杂浓度大于或等于N
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漂移区4的掺杂浓度。
[0017]进一步的，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。且各部分可以采用相同的材料也可采用不同材料组合。
[0018]进一步的，器件结构不仅适用于IGBT器件，将器件背面的P型集电区2换为N型掺杂，所述结构同样适用于MOSFET器件。
[0019]为解决上述技术问题，本专利技术实施例提供一种具有自偏置PMOS的分离栅CSTBT的制作方法，包括以下步骤：
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N
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漂移区(4)；所述N
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漂移区(4)的上层具有交替设置的N型电荷存储层(6)和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层(6)下表面的结深；所述N型电荷存储层(6)的上表面具有P型基区(7)，所述P型基区(7)的上表面具有侧面相互接触的N+发射区(10)及P+发射区(8)；其特征在于，所述沟槽结构与所述N
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漂移区(4)之间具有P型埋层(5)，所述P型埋层(5)呈“凹”型将沟槽结构包围，使N
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漂移区(4)和沟槽结构相隔离，相邻的所述P型埋层(5)之间具有N
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漂移区(4)；所述沟槽结构包括栅电极(121)、分离栅电极(122)、栅介质层(123)、分离栅介质层(124)和多晶硅隔离介质层(125)；栅电极(121)和分离栅电极(122)通过多晶硅隔离介质层(125)相隔离；栅电极(121)与P型埋层(5)、N型电荷存储层(6)、P型基区(7)和N+发射区(10)的一侧通过栅介质层(123)相连；分离栅电极(122)与P型埋层(5)、N型电荷存储层(6)、P型基区(7)和P+发射区(8)的另一侧通过分离栅介质层(124)相连；在栅电极(121)、栅介质层(123)、多晶硅隔离介质层(125)上表面覆盖有绝缘介质层(11)；在分离栅电极(122)、分离栅介质层(124)、绝缘介质层(11)、N+发射区(10)和P+发射区(8)上表面覆盖有发射极金属(9)，分离栅电极(122)和发射极金属(9)等电位。2.一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N
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漂移区(4)；所述N
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漂移区(4)的上层具有交替设置的N型电荷存储层(6)和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层(6)下表面的结深；所述N型电荷存储层(6)的上表面具有P型基区(7)，所述P型基区(7)的上层中靠近栅电极的一侧具有N+发射区(10)；其特征在于，所述沟槽结构与所述N
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漂移区(4)之间具有P型埋层(5)，所述P型埋层(5)呈“凹”型将沟槽结构包围，使N
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漂移区(4)和沟槽结构相隔离，相邻的所述P型埋层(5)之间具有N
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漂移区(4)；所述沟槽结构包括栅电极(121)、分离栅电极(122)、栅介质层(123)、分离栅介质层(124)和多晶硅隔离介质层(125)；栅电极(121)和分离栅电极(122)通过多晶硅隔离介质层(125)相隔离；栅电极(121)与P型埋层(5)、N型电荷存储层(6)、P型基区(7)和N+发射区(10)的一侧通过栅介质层(123)相连；分离栅电极(122)与P型埋层(5)、N型电荷存储层(6)和P型基区(7)的另一侧通过分离栅介质层(124)相连；在P型基区(7)的上表面覆盖有肖特基接触金属(13)；在栅电极(121)、栅介质层(123)、多晶硅隔离介质层(125)上表面覆盖有绝缘介质层(11)；在分离栅电极(122)、分离栅介质层(124)、绝缘介质层(11)和N+发射区(10)上表面覆盖有发射极金属(9)，分离栅电极(122)和肖特基接触金属(13)与发射极金属(9)等电位。3.根据权利要求1或权利要求2所述的一种具有自偏置PMOS的分离栅CSTBT，其特征在于，N
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漂移区(4)中具有侧面相互接触的超结P柱(14)和超结N柱(15)；所述超结N柱(15)位于N型电荷存储层(6)和P型埋层(5)的第一部分下方，所述超结P柱(14)位于P型埋层(5)的第二部分下方；所述超结P柱(14)和超结N柱(15)满足电荷平衡要求。4.根据权利要求1或权利要求2所述的一种具有自偏置PMOS的分离栅CSTBT，其特征在于，所述超结N柱(14)的掺杂浓度大于或等于N
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漂移区(4)的掺杂浓度。
5.根据权利要求1或权利要求2所述的一种具有自偏置PMOS的分离栅CSTBT，其特征在于，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。6.一种具有自偏置PMOS的分离栅CSTBT的制作...

【专利技术属性】
技术研发人员：张金平，朱镕镕，涂元元，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：