三维沟槽栅电荷存储型IGBT及其制作方法技术

本发明专利技术涉及一种三维沟槽栅电荷存储型IGBT及其制作方法，本发明专利技术在传统沟槽栅电荷存储型IGBT的基础上引入P型埋层和与发射极金属等电位的分离栅电极，通过电荷补偿消除N型电荷存储层对器件击穿特性的不利影响，有利于改善了正向导通压降Vceon和关断损耗Eoff之间的折中关系。沟道密度的减小以及NMOS沟道的提前饱和，减小器件的饱和电流密度，提高器件的短路安全工作区(SCSOA)。同时PMOS的钳位可以有效的减小栅电容和栅电荷，从而提高了器件开关速度，降低了器件的开关损耗和对栅驱动电路能力的要求。由于PMOS和NMOS沟道的距离被缩短，有利于提高PMOS的钳位效果以及芯片内部的电流均匀性，获得更宽的反偏安全工作区(RBSOA)。获得更宽的反偏安全工作区(RBSOA)。获得更宽的反偏安全工作区(RBSOA)。

【技术实现步骤摘要】
三维沟槽栅电荷存储型IGBT及其制作方法


[0001]本专利技术属于功率半导体器件
，涉及绝缘栅双极型晶体管(IGBT)，具体涉及一种三维沟槽栅电荷存储型IGBT及其制作方法。

技术介绍

[0002]绝缘栅双极型晶体管(IGBT)作为新一代的电力电子器件结合了场效应晶体管(MOSFET)和双极结晶型晶体管(BJT)的优点，具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，同时又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点。因此如今被广泛应用于交通、通信、家用电器及航空航天各个领域，成为现代电力电子电路中的核心电子元器件之一。IGBT的运用极大地改善了电力电子系统的性能。
[0003]从20世纪70年代末80年代初IGBT被专利技术以来，如何降低IGBT的开关损耗，改善器件的导通压降和关断损耗的折中关系一直是人们研究的重点。经过三十几年的发展，相继提出了包括沟槽栅电荷存储型IGBT在内的数代IGBT器件结构来不断提升器件的性能。其中沟槽栅电荷存储型IGBT通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得表面载流子浓度增强，改善了器件漂移区载流子分布，降低了器件的导通压降，优化了器件的导通压降与开关损耗之间的折中关系。然而，电荷存储层会使器件的击穿电压发生退化。对于沟槽型IGBT来说，随着半导体器件的特征尺寸越来越小，为了提高芯片的集成度和电流处理能力，沟槽之间的间距不断的减小，然而随着沟道密度的增大，栅极电容尤其是米勒电容会明显增加，降低了器件的开关速度，增大了器件的开关损耗。另外大的沟道密度也会导致饱和电流增大使得IGBT的短路安全工作能力变差。

技术实现思路

[0004]为了改善电荷存储层的引入导致电荷存储型IGBT击穿特性退化的影响，同时减小由于大的沟道密度带来的饱和电流和栅极电容过大的不利影响。本专利技术提出了一种三维沟槽栅电荷存储型IGBT结构，其结构示意图如图2所示。本专利技术在传统沟槽栅电荷存储型IGBT结构的基础上引入P型埋层和与发射极等电位的分离栅电极，P型埋层和分离栅电极通过电荷补偿消除N型电荷存储层的掺杂浓度对器件击穿特性的影响，进而提高器件的击穿电压和可靠性。因此可以进一步提高N型电荷存储层的浓度改善器件正向导通时的载流子分布，减小导通压降，减小通态损耗。另外，分离栅电极和P型基区/P+发射区、N型电荷存储层、P型埋层形成一个寄生PMOS结构，而且由于栅电极和分离栅电极位于同一个沟槽内，并在沿Z轴方向上间隔式排列，寄生POMS结构存在每个元胞中，并且寄生PMOS和IGBT的NMOS沟道沿Z轴方向间隔式排列并通过P型基区、N型电荷存储层相连接；同时，栅电极沿Z轴方向间隔式分布，可以减小芯片内部的沟道密度。P型埋层和N型电荷存储层的电势随着集电极电压的升高而升高，当P型埋层电势增加到一定值就会使得PMOS开启。所以当器件发生短路时，集电极电压为母线电压使得PMOS开启，此时N型电荷存储层的电势被钳位使得NMOS沟道提前进
入饱和区，沟道密度的减小和NMOS沟道提前饱和使器件具有小的饱和电流密度以及宽的短路安全工作区(SCSOA)。而且随着集电极电压的增加PMOS的开启时使N型电荷存储层相当于和发射极短接，将栅极
‑
集电极电容转变为栅极
‑
发射极电容，有效的减小栅极
‑
集电极电容(米勒电容)，提高器件开关速度，减小开关损耗。栅电容减小的同时能够减小器件的栅电荷，易于驱动，减小对驱动能力的要求，降低驱动损耗。此外，引入的PMOS结构在器件关断的时候可以加速空穴的抽取，进一步改善正向导通压降Vceon和关断损耗Eoff之间的折中关系。本专利技术中将栅电极与分离栅电极沿Z轴并列放置在同一个沟槽内使得寄生PMOS与NMOS沟道距离减小，在提高PMOS的钳位效果的同时有利于提高芯片内部的电流均匀性，提高器件的可靠性和反偏安全工作区(RBSOA)。
[0005]为实现上述专利技术目的，本专利技术技术方案如下：
[0006]一种三维沟槽栅电荷存储型IGBT器件，以3维直角坐标系对器件的3维方向进行定义：定义器件从N+发射区3指向栅电极71的方向为X轴方向、从P型集电区10指向集电极金属11的方向为Y轴方向、垂直于X轴和Y轴的为Z轴方向；
[0007]包括沿Y轴方向从下至上依次层叠设置的集电极金属11、P型集电区10、N型场阻止层9、N
‑
飘移区8；位于N
‑
漂移区8上方的P型埋层12，所述P型埋层12沿Z轴方向不连续，沿Z轴方向相邻P型埋层12之间具有N
‑
漂移区8且P型埋层12的上表面和N
‑
漂移区8的上表面齐平；位于N
‑
漂移区8和P型埋层12上方的N型电荷存储层6；位于N型电荷存储层6上方的P型基区5；位于P型基区5上方沿Z轴方向交替设置N+发射区3和P+发射区4；位于N+发射区3和P+发射区4上方的发射极金属1；
[0008]在N
‑
飘移区8的上方还具有沟槽结构，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74，沟槽结构从器件表面依次向下贯穿N+发射区3、P+发射区4、P型基区5、N型电荷存储层6、P型埋层12后延伸入N
‑
飘移区8中，且整个沟槽结构沿Z轴方向贯穿器件；栅电极71和分离栅电极73沿Z轴方向上交替放置，沿Z轴方向上栅电极71的长度小于或等于分离栅电极73的长度；栅电极71和分离栅电极73通过栅介质层72相隔离；栅电极71向下穿过N+发射区3、P型基区3、N型电荷存储层6进入N
‑
飘移区8中，栅电极71下表面的深度大于P型埋层12的结深；栅电极71和N+发射区3、P型基区5、N型电荷存储层6、N
‑
飘移区8通过栅介质层72相连；分离栅电极73向下穿过P+发射区4、P型基区5、N型电荷存储层6、P型埋层12进入N
‑
飘移区8中，分离栅电极73的下表面的深度大于P型埋层12的结深；分离栅电极73与P+发射区4、P型基区5、N型电荷存储层6、P型埋层12以及N
‑
飘移区8通过分离栅介质层74相连；分离栅介质层74的厚度大于或等于栅介质层72的厚度；分离栅电极73与发射极金属1等电位。
[0009]本专利技术还提供第二种三维沟槽栅电荷存储型IGBT器件，以3维直角坐标系对器件的3维方向进行定义：定义器件从N+发射区3指向栅电极71的方向为X轴方向、从P型集电区10指向集电极金属11的方向为Y轴方向、垂直于X轴和Y轴的为Z轴方向；
[0010]包括沿Y轴方向从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9、N
‑
飘移区8；包括位于N
‑
漂移区8上方的P型埋层12，所述P型埋层12沿X轴方向不连续，沿X轴方向相邻P型埋层12之间具有N
‑
漂移区8且P型埋层12的上表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维沟槽栅电荷存储型IGBT器件，以3维直角坐标系对器件的3维方向进行定义：定义器件从N+发射区(3)指向栅电极(71)的方向为X轴方向、从P型集电区(10)指向集电极金属(11)的方向为Y轴方向、垂直于X轴和Y轴的为Z轴方向；包括沿Y轴方向从下至上依次层叠设置的集电极金属(11)、P型集电区(10)、N型场阻止层(9)、N
‑
飘移区(8)；位于N
‑
漂移区(8)上方的P型埋层(12)，所述P型埋层(12)沿Z轴方向不连续，沿Z轴方向相邻P型埋层(12)之间具有N
‑
漂移区(8)且P型埋层(12)的上表面和N
‑
漂移区(8)的上表面齐平；位于N
‑
漂移区(8)和P型埋层(12)上方的N型电荷存储层(6)；位于N型电荷存储层(6)上方的P型基区(5)；位于P型基区(5)上方沿Z轴方向交替设置N+发射区(3)和P+发射区(4)；位于N+发射区(3)和P+发射区(4)上方的发射极金属(1)；其特征在于：在N
‑
飘移区(8)的上方还具有沟槽结构，所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74)，沟槽结构从器件表面依次向下贯穿N+发射区(3)、P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)后延伸入N
‑
飘移区(8)中，且整个沟槽结构沿Z轴方向贯穿器件；栅电极(71)和分离栅电极(73)沿Z轴方向上交替放置，沿Z轴方向上栅电极(71)的长度小于或等于分离栅电极(73)的长度；栅电极(71)和分离栅电极(73)通过栅介质层(72)相隔离；栅电极(71)向下穿过N+发射区(3)、P型基区(3)、N型电荷存储层(6)进入N
‑
飘移区(8)中，栅电极(71)下表面的深度大于P型埋层(12)的结深；栅电极(71)和N+发射区(3)、P型基区(5)、N型电荷存储层(6)、N
‑
飘移区(8)通过栅介质层(72)相连；分离栅电极(73)向下穿过P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)进入N
‑
飘移区(8)中，分离栅电极(73)的下表面的深度大于P型埋层(12)的结深；分离栅电极(73)与P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N
‑
飘移区(8)通过分离栅介质层(74)相连；分离栅介质层(74)的厚度大于或等于栅介质层(72)的厚度；分离栅电极(73)与发射极金属(1)等电位。2.一种三维沟槽栅电荷存储型IGBT器件，以3维直角坐标系对器件的3维方向进行定义：定义器件从N+发射区(3)指向栅电极(71)的方向为X轴方向、从P型集电区(10)指向集电极金属(11)的方向为Y轴方向、垂直于X轴和Y轴的为Z轴方向；包括沿Y轴方向从下至上依次层叠设置的背部集电极金属(11)、P型集电区(10)、N型场阻止层(9)、N
‑
飘移区(8)；包括位于N
‑
漂移区(8)上方的P型埋层(12)，所述P型埋层(12)沿X轴方向不连续，沿X轴方向相邻P型埋层(12)之间具有N
‑
漂移区(8)且P型埋层(12)的上表面和N
‑
漂移区(8)的上表面齐平；位于N
‑
漂移区(8)和P型埋层(12)上方的N型电荷存储层(6)；位于N型电荷存储层(6)上方的P型基区(5)；位于P型基区(5)上方的沿Z轴方向交替设置N+发射区(3)和P+发射区(4)；位于N+发射区(3)和P+发射区(4)上方的发射极金属(1)；其特征在于：在P型埋层(12)的上方还具有沟槽结构，并且P型埋层(12)在XY平面呈“L”型将沟槽底部包裹并将沟槽结构与N
‑
漂移区(8)隔离；所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74)，沟槽结构从器件表面依次向下贯穿N+发射区(3)、P+发射区(4)、P型基区(5)、N型电荷存储层(6)后延伸入P型埋层(12)中，且整个沟槽结构沿Z轴方向贯穿器件；栅电极(71)和分离栅电极(73)沿Z轴方向上交替设置，沿Z轴方向上栅电极(71)的长度小于或等于分离栅电极(73)的长度；栅电极(71)和分离栅电极(73)通过栅介质层(72)相隔离；栅电极(71)向下穿过N+发射区(3)、P型基区(3)、N型电荷存储层(6)进入P型埋层(12)中，栅电极(71)下表面的深度大于N型电荷存储层的(6)结深，且小于P
型埋层(12)的结深；栅电极(71)和N+发射区(3)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)通过栅介质层(72)相连；分离栅电极(73)向下穿过P+发射区(4)、P型基区(5)、N型电荷存储层(6)进入P型埋层(12)中，分离栅电极(73)的下表面的深度大于N型电荷存储层的(6)结深、小于P型埋层(12)的结深；分离栅电极(73)与P+发射区(4)、P型基区(5)、N型电荷存储层(6)以及P型埋层(12)都通过分离栅介质层(74)相连；分离栅介质层(74)的厚度大于或等于栅介质层(72)的厚度；分离栅电极(73)与发射极金属(1)等电位。3.一种三维沟槽栅电荷存储型IGBT器件，以3维直角坐标系对器件的3维方向进行定义：定义器件从N+发射区(3)指向栅电极(71)的方向为X轴方向、从P型集电区(10)指向集电极金属(11)的方向为Y轴方向、垂直于X轴和Y轴的为Z轴方向；包括沿Y轴方向从下至上依次层叠设置的背部集电极金属(11)、P型集电区(10)、N型场阻止层(9)、N
‑
飘移区(8)；位于N
‑
漂移区(8)上方的P型埋层(12)，所述P型埋层(12)沿Z轴方向不连续，相邻P型埋层(12)之间具有N
‑
漂移区(8)且P型埋层(12)的上表面和N
‑
漂移区(8)的上表面齐平；位于N
‑
漂移区(8)和P型埋层(12)上方的N型电荷存储层(6)；位于N型电荷存储层(6)上方的P型基区(5)；位于P型基区(5)上方的沿Z轴方向间隔式分布的N+发射区(3)，沿Z轴方向相邻两个N+发射区(3)之间为P型基区(5)，N+发射区(3)的上表面和P型基区(5)的上表面齐平；位于N+发射区(3)上方的发射极金属(1)；其特征在于：肖特基接触金属(2)位于P型基区(5)上方；在N
‑
飘移区(8)的上方还具有沟槽结构，所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74)，沟槽结构从器件表面依次向下贯穿N+发射区(3)、P+发射区(4)、P型基区(5)、N型电荷存...

【专利技术属性】
技术研发人员：张金平，朱镕镕，陈子珣，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：