一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法技术

本发明专利技术涉及一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法，属于功率半导体器件技术领域。本发明专利技术在传统的CSTBT基础上引入P型埋层和与发射极金属等电位的分离栅电极，通过电荷补偿作用有效的消除了N型电荷存储层对器件击穿特性的影响，有利于改善导通压降Vceon和关断损耗Eoff的折中关系。而且寄生PMOS结构的引入，有利于降低饱和电流，提高器件短路安全工作区，同时减小米勒电容，提高器件的开关速度，降低器件的开关损耗。另外本发明专利技术将分离栅电极和栅电极集成在同一个沟槽内，在提高芯片集成度的同时也可以缩短PMOS和NMOS沟道的距离，有利于增强PMOS的钳位效果以及提高关断过程中芯片内部的电流均匀性，提高器件的可靠性和反偏安全工作区。和反偏安全工作区。和反偏安全工作区。

【技术实现步骤摘要】
一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法


[0001]本专利技术属于功率半导体器件
，具体涉及一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法。

技术介绍

[0002]绝缘栅双极型晶体管(IGBT)兼具了场效应晶体管(MOSFET)和双极结晶型晶体管(BJT)的优点，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点，因而发展为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天各个领域。IGBT的运用极大地改善了电力电子系统的性能。
[0003]从二十世纪八十年代IGBT被专利技术以来，IGBT一直是沿着降低器件开关损耗、提高器件工作频率和提高器件可靠性的趋势发展。其中沟槽电荷存储型IGBT(CSTBT)是在第六代沟槽场阻止型IGBT(Trench FS
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IGBT)的基础上在P型基区下方引入具有较高掺杂和一定厚度的N型掺杂的电荷存储层制得。N型电荷存储层的引入提高了空穴势垒，改善了器件漂移区载流子分布，增强漂移区域的电导调制效应，降低了器件的导通压降，优化了器件的导通压降与开关损耗之间的折中关系。然而，传统的CSTBT(如图1所示)也存在一些问题，比如N型电荷存储层的引入虽然改善了漂移区的载流子分布，但是随着N型电荷存储层掺杂浓度的增加，在器件的正向导通特性得到改善的同时器件的击穿特性会发生了退化，这限制了器件在高压领域的应用。另一个缺点是对于沟槽型IGBT来说，为了提高芯片的集成度，沟槽密度做的比较大，导致器件正向导通时的饱和电流较大，但大的饱和电流会使其短路安全工作能力变差，通过减小沟槽密度可以减小饱和电流，但这会使器件表面电流分布不均匀，影响器件的可靠性，并且沟道密度的增加会增大器件的栅极电容，增加器件的开关损耗。

技术实现思路

[0004]本专利技术所要解决的技术问题是针对现有技术存在的问题，提供一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法，从而改善载流子存储层的引入导致CSTBT击穿特性退化的影响和沟道密度大引起的栅极电容大以及正向导通时饱和电流大的缺点。
[0005]为解决上述技术问题，本专利技术实施例提供一种具有PMOS电流嵌位的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属1、P型集电区2、N型场阻止层3和N
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漂移区4；所述N
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漂移区4的上层具有交替设置的P型埋层5和沟槽结构，所述沟槽结构下表面的深度大于P型埋层5下表面的结深；
[0006]所述P型埋层5的上表面具有N型电荷存储层6，所述N型电荷存储层6的上表面具有P型基区7，所述P型基区7的上表面具有侧面相互接触的N+发射区10及P+发射区8；
[0007]所述沟槽结构包括栅电极121、分离栅电极122、栅介质层123、分离栅介质层124和多晶硅隔离介质层125；其特征在于，栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离；所述栅电极121下表面的深度大于P型埋层5下表面的结深，栅电极121与N
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漂移
区4、P型埋层5、N型电荷存储层6、P型基区7和N+发射区10的一侧通过栅介质层123相连；所述分离栅电极122下表面的深度大于P型埋层5下表面的深度，分离栅电极122与N
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漂移区4、P型埋层5、N型电荷存储层6、P型基区7和P+发射区8的另一侧通过分离栅介质层124相连；
[0008]在栅电极121、栅介质层123、多晶硅隔离介质层125上表面覆盖有绝缘介质层11；在分离栅电极122、分离栅介质层124、绝缘介质层11、N+发射区10和P+发射区8上表面覆盖有发射极金属9，分离栅电极122和发射极金属9等电位。
[0009]为解决上述技术问题，本专利技术实施例提供一种具有PMOS电流嵌位的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属1、P型集电区2、N型场阻止层3和N
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漂移区4；所述N
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漂移区4的上层具有交替设置的P型埋层5和沟槽结构，所述沟槽结构下表面的深度大于P型埋层5下表面的结深；
[0010]所述P型埋层5的上表面具有N型电荷存储层6，所述N型电荷存储层6的上表面具有P型基区7，所述P型基区7的上层中靠近栅电极的一侧具有N+发射区10；
[0011]所述沟槽结构包括栅电极121、分离栅电极122、栅介质层123、分离栅介质层(124)和多晶硅隔离介质层125；其特征在于，栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离；所述栅电极121下表面的深度大于P型埋层5下表面的结深，栅电极121与N
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漂移区4、P型埋层5、N型电荷存储层6、P型基区7和N+发射区10的一侧通过栅介质层123相连；所述分离栅电极122下表面的深度大于P型埋层5下表面的深度，分离栅电极122与N
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漂移区4、P型埋层5、N型电荷存储层6和P型基区7的另一侧通过分离栅介质层124相连；
[0012]在P型基区7的上表面覆盖有肖特基接触金属13；在栅电极121、栅介质层123、多晶硅隔离介质层125上表面覆盖有绝缘介质层11；在分离栅电极122、分离栅介质层124、绝缘介质层11和N+发射区10上表面覆盖有发射极金属9，分离栅电极122和肖特基接触金属13与发射极金属9等电位。
[0013]在上述技术方案的基础上，本专利技术还可以做如下改进。
[0014]进一步的，分离栅电极122呈L型并半包围栅电极121，栅电极121的下表面和侧面通过多晶硅隔离介质层125与分离栅电极122相隔离。
[0015]进一步的，N
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漂移区4中具有侧面相互接触的超结P柱14和超结N柱15；所述超结N柱15位于P型埋层5的下方，超结P柱14位于沟槽结构的下方；所述超结P柱14和超结N柱15满足电荷平衡要求。
[0016]进一步的，分离栅介质层124的厚度大于或等于栅介质层123的厚度。
[0017]进一步的，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。
[0018]进一步的，器件结构不仅适用于IGBT器件，将器件背面的P型集电区2换为N型掺杂，所述结构同样适用于MOSFET器件。
[0019]为解决上述技术问题，本专利技术实施例提供一种具有PMOS电流嵌位的分离栅CSTBT的制作方法，包括以下步骤：
[0020]步骤1：采用N型轻掺杂单晶硅片作为器件的N
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漂移区4；
[0021]步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入P型杂质在N
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漂移区4的上方制得P型埋层5，通过离子注入N型杂质在P型埋层5的上表面制得N型电荷存储层6，通过离子注入P型杂质在N型电荷本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有PMOS电流嵌位的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N
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漂移区(4)；所述N
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漂移区(4)的上层具有交替设置的P型埋层(5)和沟槽结构，所述沟槽结构下表面的深度大于P型埋层(5)下表面的结深；所述P型埋层(5)的上表面具有N型电荷存储层(6)，所述N型电荷存储层(6)的上表面具有P型基区(7)，所述P型基区(7)的上表面具有侧面相互接触的N+发射区(10)及P+发射区(8)；所述沟槽结构包括栅电极(121)、分离栅电极(122)、栅介质层(123)、分离栅介质层(124)和多晶硅隔离介质层(125)；其特征在于，栅电极(121)和分离栅电极(122)通过多晶硅隔离介质层(125)相隔离；所述栅电极(121)下表面的深度大于P型埋层(5)下表面的结深，栅电极(121)与N
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漂移区(4)、P型埋层(5)、N型电荷存储层(6)、P型基区(7)和N+发射区(10)的一侧通过栅介质层(123)相连；所述分离栅电极(122)下表面的深度大于P型埋层(5)下表面的深度，分离栅电极(122)与N
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漂移区(4)、P型埋层(5)、N型电荷存储层(6)、P型基区(7)和P+发射区(8)的另一侧通过分离栅介质层(124)相连；在栅电极(121)、栅介质层(123)、多晶硅隔离介质层(125)上表面覆盖有绝缘介质层(11)；在分离栅电极(122)、分离栅介质层(124)、绝缘介质层(11)、N+发射区(10)和P+发射区(8)上表面覆盖有发射极金属(9)，分离栅电极(122)和发射极金属(9)等电位。2.一种具有PMOS电流嵌位的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N
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漂移区(4)；所述N
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漂移区(4)的上层具有交替设置的P型埋层(5)和沟槽结构，所述沟槽结构下表面的深度大于P型埋层(5)下表面的结深；所述P型埋层(5)的上表面具有N型电荷存储层(6)，所述N型电荷存储层(6)的上表面具有P型基区(7)，所述P型基区(7)的上层中靠近栅电极的一侧具有N+发射区(10)；所述沟槽结构包括栅电极(121)、分离栅电极(122)、栅介质层(123)、分离栅介质层(124)和多晶硅隔离介质层(125)；其特征在于，栅电极(121)和分离栅电极(122)通过多晶硅隔离介质层(125)相隔离；所述栅电极(121)下表面的深度大于P型埋层(5)下表面的结深，栅电极(121)与N
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漂移区(4)、P型埋层(5)、N型电荷存储层(6)、P型基区(7)和N+发射区(10)的一侧通过栅介质层(123)相连；所述分离栅电极(122)下表面的深度大于P型埋层(5)下表面的深度，分离栅电极(122)与N
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漂移区(4)、P型埋层(5)、N型电荷存储层(6)和P型基区(7)的另一侧通过分离栅介质层(124)相连；在P型基区(7)的上表面覆盖有肖特基接触金属(13)；在栅电极(121)、栅介质层(123)、多晶硅隔离介质层(125)上表面覆盖有绝缘介质层(11)；在分离栅电极(122)、分离栅介质层(124)、绝缘介质层(11)和N+发射区(10)上表面覆盖有发射极金属(9)，分离栅电极(122)和肖特基接触金属(13)与发射极金属(9)等电位。3.根据权利要求1或权利要求2所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于，分离栅电极(122)呈L型并半包围栅电极(121)，栅电极(121)的下表面和侧面通过多晶硅隔离介质层(125)与分离栅电极(122)相隔离。4.根据权利要求1或权利要求2所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于，N
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漂移区(4)中具有侧面相互接触的超结P柱(14)和超结N柱(15)，所述超结N柱(15)
位于P型埋层(5)的下方，超结P柱(14)位于沟槽结构的下方；所述超结P柱(14)和超结N柱(15)满足电荷平衡要求。5.根据权利要求1或权利要求2所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于，分离栅介质层124的厚度大于或等于栅介质层123的厚度。6.根据权利要求1或权利要求2所述的一种具有PMOS电流嵌位的分离栅CSTBT，其特征在于，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。7.一种具有PMOS电流嵌位的分离栅CSTBT的制作方...

【专利技术属性】
技术研发人员：张金平，涂元元，朱镕镕，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：