V制造技术

本实用新型专利技术公开了一种V

【技术实现步骤摘要】
V
REG
电压和基准电压产生电路


[0001]本技术涉及模拟电路
，特别涉及一种V
REG
电压和基准电压产生电路。

技术介绍

[0002]目前，V
REG
模块和基准电压是模拟电路设计和芯片设计中基本模块单元，产生的两种电压对系统的性能至关重要，降低其电路器件数量对功耗以及电路复杂度具有重要意义。传统的V
REG
电路和基准电压电路是两个独立的电路结构。
[0003]其中，传统的V
REG
电路通过输出电压反馈，经误差放大器等组成的控制电路来控制调整管的管压降(即压差)来达到稳压的目的。所述V
REG
电路包括 PMOS管MP1、MP2，NMPS管MN1、MN2、MN3，电阻R1、R2，二极管D1，电容C1，图1所示为单独的传统V
REG
模块。PMOS管MP1的源极与电阻R1 相接，其漏极与PMOS管MP2的源极相接；PMOS管MP2的漏极与NMOS管 MN1的漏极相接，其栅极与NMOS管MN3的栅极相接；NMOS管MN1的栅漏相接，其源极与二极管D1的负端相接；NMOS管MN2的漏极与NMOS管MN3的栅极相接；NMOS管MN3的漏极接电源VDD，其源极为VREG电压输出端；电阻R1的另一端接电源VDD；电阻R2的另一端接PMOS管MP2的漏极；电容C1的一端接电阻R2，其另一端接地。
[0004]传统的基准电压电路需要PTAT电流，在电阻上的压降与三极管的压降组合输出一个稳定的电压。所述的基准电压电路包括PMOS管MP1、MP2、MP3、 MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12、MP13、MP14、 MP15，NMOS管MN1、MN2、MN3，NPN晶体管Q1、Q2，电阻R1、R2、 R3，电容C1、C2、C3，图2所示为单独的基准电压电路。PMOS管MP1源极接电源端vreg，其漏极接PMOS管MP2的源极，其栅极接PMOS管MP2的栅极；PMOS管MP2的漏极接PMOS管MP3的源极，其栅极接PMOS管MP3的栅极；PMOS管MP3的漏极接PMOS管MMP4的源极，其栅极接PMOS管 MP4的栅极；PMOS管MP4栅漏相接，其漏极与NMOS管MN1相接；PMOS 管MP5源极接电源端vreg，其漏极与NMOS管MN2相接，其栅极与PMOS管MP6源极相接；PMOS管MP6源极接电源端vreg，其栅漏相接；PMOS管MP7 源极接电源端vreg，其栅极与PMOS管MP6栅极相接，其漏极与PMOS管 MP9相接；PMOS管MP8源极与PMOS管MP6漏极相接，其栅漏相接； PMOS管MP9源极与PMOS管MP7漏极相接，其栅极与PMOS管MP8栅极相接，其漏极与NPN晶体管Q2集电极相接；PMOS管MP10源极接电源vreg，其栅极与PMOS管MP7栅极相接，其漏极与PMOS管MP11源极相接；PMOS 管MP11源极与PMOS管MP10漏极相接，其栅极与PMOS管MP9栅极相接；PMOS管MP12源极接电源vreg，其栅极与PMOS管MP10栅极相接，其漏极与PMOS管MP13源极相接；PMOS管MP13栅极与PMOS管MP11栅极相接； PMOS管MP14源极接电源vreg，其栅极与PMOS管MP12栅极相接，漏极与 PMOS管MP15源极相接；PMOS管MP15栅极与PMOS管MP13栅极相接，其漏极接电源vreg；NMOS管MN1源极接地，其栅极与NMOS管MN2栅极相接；NMOS管MN2源极接地，其栅极与电容C1相接；NMOS管MN3漏极与 PMOS管MP8漏极相接，其栅极与NMOS管MN1漏极相接，其源极接地； NPN晶体管Q1集电极接PMOS管MP8漏极，为基准电压输出端，其发射极接电阻R1，其基极与NPN晶体管Q2基极相接；NPN晶体管Q2基极与集电极相接，其发射极接电阻R1的另一端；电阻R2一端接电阻R1，另一端接电阻R3；电阻R3另一端接地；电容C1的另一端接地；电容C2的一端接NPN晶体
管 Q2的集电极，其另一端接地；电容C3的一端接电容C2，其另一端接地。
[0005]传统的V
REG
电路和基准电压电路元件繁多，导致芯片的版图面积大，增加了芯片成本。
[0006]因此，需要提供一种新的电路解决上述问题。

技术实现思路

[0007]本技术针对现有技术所存在的问题，需要一种V
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电压和基准电压产生电路，不仅能提供稳定的电压，且支路电流小，功耗低，电路元件少，减小版图面积，从而降低芯片成本。
[0008]为了解决上述问题，本技术提供一种V
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电压和基准电压产生电路，包括V
REG
电压产生电路及与所述V
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电压产生电路相连的基准电压产生电路，其特征在于，
[0009]V
REG
电压产生电路包括第一NOMS管MN1、第二NMOS管MN2、第三 NMOS管MN3、第五NMOS管MN5、第十三电阻R13；
[0010]第一NMOS管MN1栅漏相接，第一NMOS管源极接第三NMOS管MN3 漏极；
[0011]第二NMOS管MN2栅极与第一NMOS管MN1的栅极相接，第二NMOS 管MN2漏极接电源VDD，第二NMOS管MN2源极为V
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电压输出端；
[0012]第三NMOS管MN3栅漏相接；
[0013]第五NMOS管MN5源极接地；
[0014]第十三电阻R13一端接第五NMOS管MN5栅极；
[0015]基准电压产生电路包括第一PMOS管MP1、第二PMOS管MP2、第三 PMOS管MP3、第一NPN晶体管Q1、第二NPN晶体管Q2、第六NMOS管 MN6、第五电阻R5、第三电容C3、第四电容C4；
[0016]第一PMOS管MP1源极接第二NMOS管MN2源极，第一PMOS管MP1 栅漏相接；
[0017]第二PMOS管MP2源极接第二NMOS管MN2源极，第二PMOS管MP2 栅极与第一PMOS管MP1栅极相接，第二PMOS管MP2漏极与第二NPN晶体管Q2集电极相接；
[0018]第三PMOS管MP3源极接第二NMOS管MN2源极，第三PMOS管MP3 栅极与第二PMOS管MP2漏极相接，第三PMOS管MP3漏极接第六NMOS管 MN6的漏极；
[0019]第一NPN晶体管Q1集电极与第一PMOS管MP1漏极相接；
[0020]第二NPN晶体管Q2基极与第一NPN晶体管Q1相接；
[0021]第六NMOS管MN6栅漏相接，第六NMOS管MN6源极接地，第五 NMOS管MN5栅极与第六NMOS管MN6栅极相接，第十三电阻R13另一端接第六NMOS管MN6栅极；
[0022]第五电阻R5一端接第一NPN晶体管Q1基极，第五电阻R本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种V
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电压和基准电压产生电路，包括V
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电压产生电路及与所述V
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电压产生电路相连的基准电压产生电路，其特征在于，V
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电压产生电路包括第一NOMS管MN1、第二NMOS管MN2、第三NMOS管MN3、第五NMOS管MN5、第十三电阻R13；第一NMOS管MN1栅漏相接，第一NMOS管源极接第三NMOS管MN3漏极；第二NMOS管MN2栅极与第一NMOS管MN1的栅极相接，第二NMOS管MN2漏极接电源VDD，第二NMOS管MN2源极为V
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电压输出端；第三NMOS管MN3栅漏相接；第五NMOS管MN5源极接地；第十三电阻R13一端接第五NMOS管MN5栅极；基准电压产生电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NPN晶体管Q1、第二NPN晶体管Q2、第六NMOS管MN6、第五电阻R5、第三电容C3、第四电容C4；第一PMOS管MP1源极接第二NMOS管MN2源极，第一PMOS管MP1栅漏相接；第二PMOS管MP2源极接第二NMOS管MN2源极，第二PMOS管MP2栅极与第一PMOS管MP1栅极相接，第二PMOS管MP2漏极与第二NPN晶体管Q2集电极相接；第三PMOS管MP3源极接第二NMOS管MN2源极，第三PMOS管MP3栅极与第二PMOS管MP2漏极相接，第三PMOS管MP3漏极接第六NMOS管MN6的漏极；第一NPN晶体管Q1集电极与第一PMOS管MP1漏极相接；第二NPN晶体管Q2基极与第一NPN晶体管Q1相接；第六NMOS管MN6栅漏相接，第六NMOS管MN6源极接地，第五NMOS管MN5栅极与第六NMOS管MN6栅极相接，第十三电阻R13另一端接第六NMOS管MN6栅极；第五电阻R5一端接第一NPN晶体管Q1基极，第五电阻R5另一端接第三电容C3的一端且输出为基准电压；第四电容C4一端接第二NPN晶体管Q2的集电极，其另一端接地。2.根据权利要求1所述V
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电压和基准电压产生电路，其特征在于，基准电压产生电路还具有第八电阻R8，第一NPN晶体管Q1基极与第八电阻R8相接。3.根据权利要求1所述V
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电压和基准电压产生电...

【专利技术属性】
技术研发人员：边彬，吴倩，陈畅，张磊，
申请(专利权)人：南京志行聚能科技有限责任公司，
类型：新型
国别省市：