一种上电复位电路结构制造技术

本发明专利技术属于集成电路领域，具体涉及一种上电复位电路结构。在集成电路设计领域中，各种集成电路都可以包括上电复位(POR:Power On Reset)电路。通常情下，当集成电路被上电时，在电源电压还未达到稳定的预期状态时，许多电子元器件以及电路节点的电压和逻辑状态是不稳定的。为了使集成电路系统在每次上电后都能从设计者所期望的状态开始操作，需要利用上电复位电路在电源上电时产生复位信号，强制IC系统处在设计者所期望的初始状态，从而消除上电初始时的不稳定态。本发明专利技术包括，启动模块、延时电路模块、去抖动电路模块。在慢上电和快上电情况下均保证产生可靠的复位信号，实现对集成电路系统的上电复位。路系统的上电复位。路系统的上电复位。

【技术实现步骤摘要】
一种上电复位电路结构


[0001]本专利技术属于集成电路领域，具体涉及一种上电复位电路结构。

技术介绍

[0002]在集成电路设计领域中，各种集成电路都可以包括上电复位(POR:Power On Reset)电路。通常情下，当集成电路被上电时，在电源电压还未达到稳定的预期状态时，许多电子元器件以及电路节点的电压和逻辑状态是不稳定的。为了使集成电路系统在每次上电后都能从设计者所期望的状态开始操作，需要利用上电复位电路在电源上电时产生复位信号，强制IC系统处在设计者所期望的初始状态，从而消除上电初始时的不稳定态。
[0003]常用的上电复位电路由电容电阻结构和电平触发结构。电容电阻结构利用电容电阻乘积的时间常数做延迟产生复位信号，缺点是无法在慢速上升上电过程中产生复位信号。现有的上电复位电路，一般需要接入带隙基准(Bandgap)电压作为参考电压，与电源电压进行比较，当电源电压大于该参考电压时，产生复位信号。然而，此种上电复位电路的功耗较高。

技术实现思路

[0004]本专利技术的目的，解决上述技术问题，提供一种低功耗上电复位电路，用于芯片上电过程中产生复位信号。
[0005]本专利技术的技术方案：一种上电复位电路结构，可用于集成电路中产生复位信号，其特征在于，电路结构包括启动模块、延时电路模块、去抖动电路模块。在慢上电和快上电情况下均保证产生可靠的复位信号，实现对集成电路系统的上电复位。现有的采用带隙基准驱动器提供参考电压的上电复位电路，通常结构复杂、面积大。而本专利技术提供的上电复位电路，结构简单，占用面积小，进而更加小巧灵活，适用于各种集成电路芯片中。
[0006]本电路结构大量采用除栅极外、源漏衬底均接VDD的PMOS管、除栅极外源漏衬底均接地的NMOS管作为MOS管电容，相比较普通电容，面积更小，更方便，可以在集成电路中直接调用。NMOS管的源漏和衬底连到一起到地，栅极上有一个电压源。当栅极的电压大到一定程度，超过阈值电压VTH，会引起源漏之间出现反型层，即沟道形成，这样栅氧就充当了栅极与沟道之间的绝缘介质，一个电容就形成了。这个电容的单位面积大小，与栅氧的厚度和介电常数有关。如果栅极电压是个比地还低的电压，这个时候源漏之间的N型沟道不能形成，但是却会使P型衬底的空穴在栅氧下方累积。如此一来，栅极与衬底之间仍然会形成电容，此时的绝缘介质仍是栅氧，所以此时与形成沟道时的电容大小几无二致。如果栅极电压处在一个中间的位置，既不能使源漏之间形成沟道，也不能使P型衬底的空穴在上方积累。此时可以认为，栅氧下方会形成一个空间电荷区，这个空间电荷区是电子与空穴结合后形成的区域，所以它不带电，是一个“绝缘体”。“绝缘体”会与栅氧这个绝缘体相叠加，导致等效的绝缘介质厚度增加，所以电容值随之下降。
[0007]所述启动电路模块的信号包括反馈输入信号，外接电源(VDD)、地(GND)，内部节点
延时信号，作为第一上电复位信号的输出信号。当电源电压从0V上升到最低工作电压期间，启动电路将复位输出信号判断为复位逻辑状态(RESET)。在电源电压高于最低工作电压之后的一段时间，启动电路继续将复位输出判断为复位逻辑状态，因此有一个额外的、有效的复位间隔。在额外的有效复位间隔结束时，复位输出被释放到操作逻辑电平。因此产生第一上电复位信号。在有效复位间隔期满时，即反馈输入信号反馈起作用时，启动电路将复位输出信号判断为非复位逻辑状态，结束复位状态。
[0008]所述延时电路模块由三个反向器构成。延时电路的输入端与启动电路的输出端相连接，输出端用于去抖动电路的输入端。由于反相器驱动能力弱，电容上电产生时间延时，利用三级反相器和MOS管电容构成的电路能够增大延时时间。具体的，三个反相器串联，每个反相器的输入端都接有一个由MOS管构成的MOS管电容。有延时和整形的功能将上电触发电压延时输出，同时整形为数字电路所需的数字信号。
[0009]所述的去抖动电路结构，其特征在于，复位信号上电时有毛刺，可能会造成逻辑方面的错误导致相关芯片复位时间不够，需要去掉毛刺。所述去抖动电路模块由六个MOS管、五个反向器、一个与门、一个或门构成。延迟单元模块有两个输入端，分别与第二节点延时模块的输出和输出信号延时的信号相连接。具体的，第一与门的两个输入端分别与第二节点延时模块的输出和输出信号延时的信号相连接；第一非门的两个输入端分别与第二节点延时模块的输出和输出信号延时的信号相连接。
附图说明
[0010]图1是本专利技术的上电复位的整体结构示意图；
[0011]图2是本专利技术提出的启动电路模块的结构示意图；
[0012]图3是本专利技术提出的延时电路模块的结构示意图；
[0013]图4是本专利技术提出的去抖动电路模块的结构示意图；
[0014]图5是本专利技术提出去毛刺原理示意图；
[0015]图6是本专利技术提出上电复位电路在快上电时的仿真结果；
[0016]图7是本专利技术提出上电复位电路在慢上电时的仿真结果；
具体实施方式
[0017]下面结合附图对本专利技术进行详细的描述。
[0018]如图1所示，为本专利技术的上电复位电路结构的整体结构示意图，包括启动电路模块、延迟单元模块及去抖动电路模块；
[0019]如图2所示，为本专利技术的启动电路模块结构示意图。所述启动电路模块信号包括反馈输入信号A1，外接A2(VDD)、A3(GND)，内部节点信号A4、D，输出信号Y，输出信号作为第一上电复位信号。第一部分是左边，上面是5个PMOS管串联，下面是7个NMOS管串联,这些MOS管均使用特殊尺寸的MOS管，在本专利技术具体实施中使用的是倒比管，这样与其后的MOS管电容可以形成充电慢、放电快的延时结构。A1接在NMOS管18的栅极，A4接在NMOS管18的漏极，Y接在PMOS管19的漏极。靠近下方的6个NMOS管栅极接VDD，随VDD升高，NMOS管逐渐导通，因为是倒比管，所以充电慢。第二部分是右边，输出Y接在栅极D相连的NMOS管的漏极端，由NMOS管构成的MOS管电容接在D端，形成延时结构。传输门是将PMOS和NMOS器件并联连接在一起，创
建一个基本的双边CMOS开关。传输门与传统的CMOS逻辑门完全不同，因为传输门是对称的，或双边的，即输入和输出是可互换的。由于A3外接GND，A2外接VDD，所以传输门1，3导通，信号可以通过传输门进行传输。每个信号都会接一个NMOS管型电容。
[0020]下面对工作原理进行说明，当电源电压由0V逐渐升高，但仍低于复位电压时，对NMOS管18的漏极电压A4下拉，使得NMOS管18的漏极电压A4为0，上面5个PMOS管在A4为低电平时导通，使得PMOS管19的漏极电压Y上拉，电压维持在VDD
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VTH1，VTH1为5个PMOS管的阈值电压，系统处于复位状态。随着电源电压VDD升高到大于或等于复位电压，A1是POR信号反馈回来的信号，一开始保持低电平，之后慢慢升高，随VDD同步变化，当VDD升高至复位电压，下面7个NMOS管逐渐本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.本发明的一种上电复位电路结构，用于芯片上电过程中产生复位信号，其特征在于，电路结构包括启动模块、延时电路模块、去抖动电路模块。在慢上电和快上电情况下均保证产生可靠的复位信号，实现对集成电路系统的上电复位。2.根据权利要求1所述的启动电路结构，其特征在于，所述启动电路模块的信号包括反馈输入信号，外接电源(VDD)、地(GND)，内部节点延时信号，作为第一上电复位信号的输出信号。当电源电压从0V上升到最低工作电压期间，启动电路将复位输出信号判断为复位逻辑状态(RESET)。在电源电压高于最低工作电压之后的一段时间，启动电路继续将复位输出判断为复位逻辑状态，因此有一个额外的、有效的复位间隔。在额外的有效复位间隔结束时，复位输出被释放到操作逻辑电平。因此产生第一上电复位信号。在有效复位间隔期满时，即反馈输入信号反馈起作用时，启动电路将复位输出信号判断为非复位逻辑状态，结束复位状态。3.根...

【专利技术属性】
技术研发人员：李建军，黄双，杜涛，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：