集成电路器件及其形成方法技术

在实施例中，一种集成电路器件包括：中介层；第一集成电路器件，利用介电对介电接合和金属对金属接合与中介层接合；第二集成电路器件利用介电对介电接合和金属对金属接合与中介层接合；缓冲层，围绕第一集成电路器件和第二集成电路器件，缓冲层包括具有第一杨氏模量的应力降低材料；以及密封剂，围绕缓冲层、第一集成电路器件和第二集成电路器件，密封剂包括具有第二杨氏模量的模制材料，第一杨氏模量小于第二杨氏模量。在一些实施例中，本发明专利技术还提供了集成电路器件及其形成方法。供了集成电路器件及其形成方法。供了集成电路器件及其形成方法。

【技术实现步骤摘要】
集成电路器件及其形成方法


[0001]本专利技术的实施例涉及集成电路器件及其形成方法。

技术介绍

[0002]自集成电路(IC)的发展以来，由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业经历了持续快速的增长。大部分情况下，集成密度的这些提高来自最小部件尺寸的不断减小，这使得更多的组件可以集成到给定的区域中。
[0003]这些集成改进本质上基本上是二维(2D)的，因为集成组件所占据的区域基本上在半导体晶圆的表面上。集成电路的增加的密度和相应的面积减小通常已经超过了将集成电路芯片直接接合到衬底上的能力。中介层已用于将球的接触区域从芯片的接触区域重分配到中介层的较大区域。此外，中介层已经允许包括多个芯片的三维封装件。还开发了其他封装件以合并三维方面。

技术实现思路

[0004]根据本专利技术实施例的一个方面，提供了一种形成集成电路器件的方法，包括：通过介电对介电接合和金属对金属接合将第一集成电路器件和第二集成电路器件接合到中介层上；在第一集成电路器件和第二集成电路器件周围形成应力降低材料，应力降低材料具有第一杨氏模量；用模制材料包封应力降低材料、第一集成电路器件和第二集成电路器件，模制材料具有第二杨氏模量，第一杨氏模量小于第二杨氏模量；以及使模制材料减薄以暴露第一集成电路器件和第二集成电路器件。
[0005]根据本专利技术实施例的另一个方面，提供了一种集成电路器件，包括：中介层；第一集成电路器件，通过介电对介电接合和金属对金属接合与中介层接合；第二集成电路器件，通过介电对介电接合和金属对金属接合与中介层接合；缓冲层，围绕第一集成电路器件和第二集成电路器件，缓冲层包括具有第一杨氏模量的应力降低材料；以及密封剂，围绕缓冲层、第一集成电路器件和第二集成电路器件，密封剂包括具有第二杨氏模量的模制材料，第一杨氏模量小于第二杨氏模量。
[0006]根据本专利技术实施例的又一个方面，提供了一种集成电路器件，包括：中介层；第一集成电路器件，通过介电对介电接合和金属对金属接合与中介层接合；第二集成电路器件，通过介电对介电接合和金属对金属接合与中介层接合；缓冲层，具有间隙部分和圆角部分，间隙部分设置在第一集成电路器件和第二集成电路器件之间，圆角部分沿着第一集成电路器件和第二集成电路器件的外边缘设置；以及密封剂，位于缓冲层、第一集成电路器件和第二集成电路器件周围，密封剂具有与缓冲层不同的杨氏模量、不同的热膨胀系数、不同的填充物负荷和不同的平均填充物粒径、以及不同的伸长率。
附图说明
[0007]当接合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1是集成电路器件的截面图。
[0009]图2至图9是根据一些实施例的在形成集成电路封装件的过程中的中间步骤的截面图。
[0010]图10是根据一些实施例的集成电路封装件的截面图。
[0011]图11是根据一些实施例的集成电路封装件的截面图。
[0012]图12是根据一些实施例的集成电路封装件的截面图。
[0013]图13是根据一些实施例的集成电路封装件的截面图。
[0014]图14是根据一些实施例的集成电路封装件的截面图。
[0015]图15是根据一些实施例的集成电路封装件的截面图。
[0016]图16A至图16E是根据各种实施例的集成电路封装件的俯视图。
具体实施方式
[0017]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0018]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0019]根据各种实施例，通过将集成电路器件直接接合到包含另一器件(诸如中介层)的晶圆上来形成集成电路封装件。在封装集成电路器件之前，在集成电路器件周围形成应力缓冲层。应力缓冲层由在高温下密封剂膨胀期间有助于保护集成电路器件的材料形成。因此可以提高集成电路封装件的产量和可靠性。
[0020]图1是集成电路器件50的截面图。多个集成电路器件50将在随后的处理中被封装以形成集成电路封装件。每个集成电路器件50可以是逻辑器件(例如，中央处理单元(CPU)，图形处理单元(GPU)，微控制器等)，存储器器件(例如，动态随机存取存储器(DRAM)管芯，静态随机访问存储器(SRAM)芯片等)，电源管理器件(例如，电源管理集成电路(PMIC)芯片)，射频(RF)器件，传感器器件，微机电系统(MEMS)器件)，信号处理器件(例如，数字信号处理(DSP)芯片)，前端器件(例如，模拟前端(AFE)芯片)等或其组合(例如，片上系统(SoC)芯片)。集成电路器件50可以形成在晶圆中，晶圆可以包括在后续步骤中被分割以形成多个集
成电路器件50的不同的器件区域。集成电路器件50包括半导体衬底52、互连结构54、芯片连接器56和介电层58。
[0021]半导体衬底52可以是掺杂或未掺杂的硅衬底，或者是绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟；或其组合。也可以使用其他衬底，例如多层或梯度衬底。半导体衬底52具有有源表面(例如，面向上的表面)和无源表面(例如，面向下的表面)。器件位于半导体衬底52的有源表面上。器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。无源表面可以没有器件。
[0022]互连结构54在半导体衬底52的有源表面上方，并且用于将半导体衬底52的器件电连接以形成集成电路。互连结构54可包括一个或多个介电层以及介电层中的相应金属化图案。用于介电层的可接受的介电材料包括氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；类似物；或它们的组合，诸如氧氮化硅、氧碳化硅、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成集成电路器件的方法，包括：利用介电对介电接合并利用金属对金属接合将第一集成电路器件和第二集成电路器件接合到中介层上；在所述第一集成电路器件和所述第二集成电路器件周围形成应力降低材料，所述应力降低材料具有第一杨氏模量；利用模制材料包封所述应力降低材料、所述第一集成电路器件和所述第二集成电路器件，所述模制材料具有第二杨氏模量，所述第一杨氏模量小于所述第二杨氏模量；以及使所述模制材料减薄以暴露所述第一集成电路器件和所述第二集成电路器件。2.根据权利要求1所述的形成集成电路器件的方法，其中，所述应力降低材料包括第一聚合物材料，并且所述模制材料包括第二聚合物材料，所述第一聚合物材料不同于所述第二聚合物材料。3.根据权利要求2所述的形成集成电路器件的方法，其中，所述应力降低材料还包括第一填充物，并且所述模制材料还包括第二填充物。4.根据权利要求2所述的形成集成电路器件的方法，其中，所述应力降低材料还包括表面活性剂。5.根据权利要求2所述的形成集成电路器件的方法，其中，所述第一聚合物材料是第一环氧树脂、聚酰亚胺基材料、苯并环丁烯(BCB)材料、硅树脂材料或丙烯酸材料，并且所述第二聚合物材料是第二环氧树脂。6.根据权利要求1所述的形成集成电路器件的方法，其中，所述应力降低材料具有间隙部分和圆角部分，所述间隙部分设置在所述第一集成电路器件和所述第二集成电路器件之间，所述圆角部分沿着所述第一集成电路器件和所述第二集成电路器件的外边缘设置，其中，在使所述模制材料减薄之后暴露所述间隙部分，并且在使所述模制材料减薄之后暴露所述圆角部分。7.根据权利要求1所述的形成集成电路器件的方法，其中，所述应力降低材料具有间隙部分和圆角部分，所述间隙部分设置在所述第一集成电路器件和所述第二集成电路器件之间，所述圆角部...

【专利技术属性】
技术研发人员：邱文智，余振华，林士庭，卢思维，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：