【技术实现步骤摘要】
非易失性存储器装置及其操作方法
[0001]本申请要求于2020年6月15日在韩国知识产权局提交的第10
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2020
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0072496号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
[0002]专利技术构思的实施例涉及一种半导体存储器，更具体地，涉及一种非易失性存储器装置和非易失性存储器装置的操作方法。
技术介绍
[0003]半导体存储器装置被分类为易失性存储器装置(诸如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))或非易失性存储器装置(诸如，闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM))，在易失性存储器装置中，存储的数据在电源被关断时消失，在非易失性存储器装置中，存储的数据即使在电源被关断时也被保留。
[0004]在非易失性半导体存储器装置中，可由于各种因素而生成错误。非易失性半导体存储器装置可以通过从映射表移除其中生成错误的存储器块来确保可靠性。然而，在大多数情况下，与...
【技术保护点】
【技术特征摘要】
1.一种非易失性存储器装置，包括：存储器单元阵列，包括多个存储器单元；页缓冲电路，通过多条位线连接到存储器单元阵列，并且被配置为在感测时间段期间执行通过所述多条位线感测从所述多个存储器单元选择的存储器单元的感测操作；输入/输出电路，被配置为执行通过数据线将数据从页缓冲电路输出到外部装置的数据输出操作；以及感测时间控制电路，被配置为当在感测时间段期间执行数据输出操作时调整感测时间段的时长。2.如权利要求1所述的非易失性存储器装置，其中，感测时间控制电路被配置为调整感测时间段，使得感测时间段减小。3.如权利要求2所述的非易失性存储器装置，其中，感测时间控制电路还被配置为：在数据输出操作期间提取数据输出计数值；以及随着数据输出计数值变大，进一步减小感测时间段。4.如权利要求3所述的非易失性存储器装置，其中，数据输出计数值基于列地址或数据选通信号的转变次数被提取。5.如权利要求3所述的非易失性存储器装置，其中，感测时间控制电路还被配置为：当数据输出计数值大于第一值且小于第二值时，将默认感测时间减少偏移量；以及当数据输出计数值大于第二值时，将默认感测时间减少偏移量的N倍，N是正数。6.如权利要求1所述的非易失性存储器装置，其中，感测操作包括页缓冲器初始化阶段、位线预充电阶段、感测节点发展阶段、感测节点感测阶段、以及恢复阶段，并且其中，感测时间控制电路被配置为：当在执行感测节点发展阶段的同时执行数据输出操作时，调整感测节点发展阶段的时间。7.如权利要求6所述的非易失性存储器装置，其中，感测节点发展阶段包括第一感测节点发展阶段和第二感测节点发展阶段，并且其中，感测时间控制电路被配置为在执行第一感测节点发展阶段的同时，对数据输出操作中的数据输出进行计数，并且基于对数据输出进行计数的值来调整第二感测节点发展阶段的时间。8.如权利要求1所述的非易失性存储器装置，还包括：功率噪声检测电路，被配置为检测由于功率噪声引起的页缓冲电路的感测节点的电压变化，并且将包括关于感测节点的电压变化的方向的信息的功率噪声信号发送到感测时间控制电路，其中，感测时间控制电路被配置为基于功率噪声信号来调整感测时间段。9.如权利要求8所述的非易失性存储器装置，其中，感测时间控制电路还被配置为：当功率噪声信号指示由于功率噪声引起的感测节点的电压增大时，调整感测时间段，使得感测时间段增大；以及当功率噪声信号指示由于功率噪声引起的感测节点的电压减小时，调整感测时间，使得感测时间段减小。10.如权利要求9所述的非易失性存储器装置，其中，感测操作包括页缓冲器初始化阶段、位线预充电阶段、感测节点发展阶段、感测节点感测阶段、以及恢复阶段，并且
其中，在执行感测操作的感测节点发展阶段的同时执行数据输出操作的情况下，调整感测时间段的步骤包括：感测时间控制电路调整感测时间段，使得当感测节点的电压增大时感测节点发展阶段的时间段增大，并且调整感测时间段，使得当感测节点的电压减小时感测节点发展阶段的时间段减小。11.如权利要求9所述的非易失性存储器装置，其中，感测时间控制电路还被配置为：在数据输出操作期间提取数据输出计数值；当感测节点的电压随着数据输出计数值变大而增大时，进一步增大感测时间段；以及当感测节点...
【专利技术属性】
技术研发人员：李秀雄，赵斗晧，朴商秀，李镕圭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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