半导体结构及其制备方法技术

本发明专利技术实施例提供一种半导体结构及其制备方法，半导体结构包括：衬底；位于所述衬底上的第一掩膜层，所述第一掩膜层具有多个分立的第一掩膜图案；位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有第二掩膜图案，且所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部。本发明专利技术有利于提高光刻工艺的对准精度。对准精度。对准精度。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本专利技术实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着集成电路制造工艺的发展，光刻工艺的特征尺寸越来越小，为保证光刻工艺的质量，在进行光刻之前，光刻机的对准系统需要进行光掩膜版和晶圆之间的对准。通常来说，光刻对准系统通过测量晶圆上的多个对准标记，对对准标记进行定位，计算出曝光时的准确位置，以实现极小的套刻误差(Overlay)。
[0003]对准标记的质量影响着光刻工艺的对准精度，现有技术中的对准标记存在质量不佳的问题。

技术实现思路

[0004]本专利技术实施例的目的在于提供一种半导体结构及其制备方法，提高光刻工艺的对准精度。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：衬底；位于所述衬底上的第一掩膜层，所述第一掩膜层具有多个分立的第一掩膜图案；位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有第二掩膜图案，所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部。
[0006]另外，所述第一掩膜图案特征尺寸相同，多个所述第一掩膜图案等间距排列在所述衬底上的至少两个区域；且多个所述区域中的所述第一掩膜图案的排列方向相同。
[0007]另外，所述第二掩膜图案完全覆盖单个所述区域中的至少一个所述第一掩膜图案的顶部。
[0008]另外，所述第二掩膜图案完全覆盖单个所述区域中的2至5个所述第一掩膜图案的顶部。
[0009]另外，所述第二掩膜图案的侧壁包括长边侧壁和短边侧壁，所述长边侧壁完全位于所述第一掩膜图案的顶部，所述短边侧壁横跨至少一个所述第一掩膜图案。
[0010]另外，所述第一掩膜层还具有第三掩膜图案，所述第三掩膜图案的特征尺寸大于或等于所述第一掩膜图案的特征尺寸的一半。
[0011]另外，所述第三掩膜图案的特征尺寸小于所述第一掩膜图案的特征尺寸，所述第一掩膜图案的特征尺寸大于所述第一掩膜图案之间的间距。
[0012]另外，多个等间距排列的所述第三掩膜图案位于所述第一掩膜层中，所述第三掩膜图案之间的间距与所述第一掩膜图案之间的间距相同。
[0013]相应地，本专利技术实施例还提供一种半导体结构的制备方法，包括：提供衬底；在所述衬底上形成具有若干分立的第一掩膜图案的第一掩膜层；在所述第一掩膜层上形成具有第二掩膜图案的第二掩膜层，且所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部。
[0014]另外，所述在所述衬底上形成具有若干分立的第一掩膜图案的第一掩膜层，包括：在所述衬底上的多个区域内形成特征尺寸相同的等间距排列的多个所述第一掩膜图案，且多个所述区域中的所述第一掩膜图案的排列方向相同。
[0015]另外，所述第二掩膜图案完全覆盖单个所述区域内的至少一个所述第一掩膜图案的顶部。
[0016]另外，所述第二掩膜图案的侧壁包括长边侧壁和短边侧壁，所述长边侧壁完全位于所述第一掩膜图案的顶部，所述短边侧壁横跨至少一个所述第一掩膜图案。
[0017]另外，半导体结构的制备方法还包括：在所述第一掩膜层中形成第三掩膜图案，所述第三掩膜图案的特征尺寸大于或等于所述第一掩膜图案的特征尺寸的一半。
[0018]另外，所述第三掩膜图案的特征尺寸小于所述第一掩膜图案的特征尺寸，所述第一掩膜图案的特征尺寸大于所述第一掩膜图案之间的间距。
[0019]另外，在所述第一掩膜层中形成多个等间距排列的所述第三掩膜图案，所述第三掩膜图案之间的间距与所述第一掩膜图案之间的间距相同。
[0020]另外，利用所述第一掩膜图案、所述第二掩膜图案和所述第三掩膜图案对所述衬底进行刻蚀，在所述衬底中分别形成对准标记和器件图形。
[0021]另外，所述在所述第一掩膜层中形成第三掩膜图案，包括：在所述衬底的第一区域、第二区域和第三区域上形成具有多个限定图案的限定层，且所述第一区域和所述第二区域中限定图案之间的间距小于所述第三区域中限定图案之间的间距；在所述限定图案上形成侧壁层；去除所述第一区域和所述第二区域中所述限定图案顶部的所述侧壁层；去除所述第三区域中所述限定图案顶部以及所述限定图案之间的空隙底部的所述侧壁层，保留所述第三区域中所述限定图案侧壁的所述侧壁层；去除所述限定图案；所述第一区域和第二区域保留的所述侧壁层形成所述第一掩膜图案，所述第三区域保留的所述侧壁层形成所述第三掩膜图案。
[0022]另外，所述第一区域和所述第二区域中所述限定图案之间的开口的特征尺寸为所述第三区域上所述限定图案之间的开口的特征尺寸的2/3。
[0023]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0024]由于第二掩膜图案的至少部分侧壁位于第一掩膜图案的顶部，因此在被第二掩膜图案覆盖的第一掩膜图案中，至少有一个第一掩膜图案的一侧壁未被覆盖，该第一掩膜图案和相邻的未被覆盖的第一掩膜图案之间的开口的特征尺寸与未被覆盖的相邻两个第一掩膜图案之间的开口的特征尺寸相同，如此，在对对准标记进行测量定位时，能够保证以任意第一掩膜图案的侧壁所在位置为基准的定位都是准确的，保证对准标记的对准精度。
[0025]另外，由于第一掩膜图案的特征尺寸大于第一掩膜图案之间的间距，使得第二掩膜图案落在第一掩膜图案顶部的工艺窗口增大，进一步保证了后续形成的对准标记的质量，提高了对准精度。
[0026]另外，第三掩膜图案之间的间距与第一掩膜图案之间的间距相同，使得可以根据间距的大小同时对形成第一掩膜图案和第三掩膜图案的光刻工艺条件进行优化，简化了工艺的复杂程度。
附图说明
[0027]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
[0028]图1为本专利技术一实施例提供的一种半导体结构的剖面结构示意图；
[0029]图2为本专利技术另一实施例提供的一种半导体结构的剖面结构示意图；
[0030]图3为图1所示半导体结构的局部俯视图；
[0031]图4至图7为本专利技术一实施例提供的一种半导体结构的制备方法各步骤对应的剖面结构示意图。
具体实施方式
[0032]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0033]参考图1，半导体结构包括：衬底100；位于衬底100上的第一掩膜层(未标示)，第一掩膜层具有多个分立的第一掩膜图案101；位于第一掩膜层上的第二掩膜层(未标示)，第二掩膜层具有第二掩膜图案102，第二掩膜图案102的至少部分侧壁位于第一掩膜图案101的顶部。
[0034]以下本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；位于所述衬底上的第一掩膜层，所述第一掩膜层具有多个分立的第一掩膜图案；位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有第二掩膜图案，所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部。2.根据权利要求1所述的半导体结构，其特征在于，所述第一掩膜图案特征尺寸相同，多个所述第一掩膜图案等间距排列在所述衬底上的至少两个区域；且多个所述区域中的所述第一掩膜图案的排列方向相同。3.根据权利要求2所述的半导体结构，其特征在于，所述第二掩膜图案完全覆盖单个所述区域中的至少一个所述第一掩膜图案的顶部。4.根据权利要求3所述的半导体结构，其特征在于，所述第二掩膜图案完全覆盖单个所述区域中的2至5个所述第一掩膜图案的顶部。5.根据权利要求3所述的半导体结构，其特征在于，所述第二掩膜图案的侧壁包括长边侧壁和短边侧壁，所述长边侧壁完全位于所述第一掩膜图案的顶部，所述短边侧壁横跨至少一个所述第一掩膜图案。6.根据权利要求1至5中任一项所述的半导体结构，其特征在于，所述第一掩膜层还具有第三掩膜图案，所述第三掩膜图案的特征尺寸大于或等于所述第一掩膜图案的特征尺寸的一半。7.根据权利要求6所述的半导体结构，其特征在于，所述第三掩膜图案的特征尺寸小于所述第一掩膜图案的特征尺寸，所述第一掩膜图案的特征尺寸大于所述第一掩膜图案之间的间距。8.根据权利要求7所述的半导体结构，其特征在于，多个等间距排列的所述第三掩膜图案位于所述第一掩膜层中，所述第三掩膜图案之间的间距与所述第一掩膜图案之间的间距相同。9.一种半导体结构的制备方法，其特征在于，包括：提供衬底；在所述衬底上形成具有若干分立的第一掩膜图案的第一掩膜层；在所述第一掩膜层上形成具有第二掩膜图案的第二掩膜层，且所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部。10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述在所述衬底上形成具有若干分立的第一掩膜图案的第一掩膜层，包括：在所述衬底上的多个区域内形成特征尺寸相同的等间距排列的多个所述第一掩膜图案，且多个所述区域中的所述第一掩膜图案的排列方向相同。11.根据权利要求10所述的...

【专利技术属性】
技术研发人员：张胜安，黄仁洲，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：