叠层电容器制造技术

在电介质单体（１２）内，从上到下按顺序配置第１内部导体（２１）、第２内部导体（２３）、第１内部导体（２２）和第２内部导体（２４）。第１内部导体（２１、２２）分别引出到电介质单体的相互对置的２个侧面。一对第２内部导体（２３、２４）分别引出到和分别引出第１内部导体（２１、２２）的相互对置的２个侧面不同的相互对置的２个侧面上。在电介质单体（１２）的４个侧面分别配置端子电极（３１～３４），使其分别连接在这４个内部导体（２１～２４）上。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及能大幅度减小等效串联电感(ESL)的积层电容器，特别适用于作为去耦电容器使用的积层陶瓷电容器。
技术介绍
近年来，使用于信息处理装置的CPU(主运算处理装置)因处理速度的提高和高集成化而使工作频率变高，同时，功耗明显增加。随之而来的是，为了降低功耗而有减小工作电压的倾向。因此，在向CPU供给电力的电源中，产生很大的高速的电流变动，要想将伴随该电流变动的电压变动控制在该电源的容许范围之内，非常困难。因此，如图18所示，作为使电源稳定的对策，经常使用将称之为去耦电容器的积层电容器100与电源102连接的方式。当电源高速瞬态变动时，利用快速充放电，从该积层电容器100向CPU104供给电流，从而抑制电源102的电压变动。但是，伴随当前CPU工作频率的进一步高频化，电流变动的速度更高，幅度更大，图18所示的积层电容器100自身具有的等效串联电感(ESL)对电源的电压变动影响很大。即，在图18所示的CPU104的电源电路中使用的现有的积层电容器100中，因图18所示的表示该等效电路的寄生成分的ESL的值较大，故伴随图19所示电流I的变动，该ESL阻碍积层电容器100的充放电。本文档来自技高网...

【技术保护点】
一种积层电容器，在由多片电介质片积层形成的电介质单体内，以夹在电介质片之间的形式分别配置多个内部导体，其特征在于：上述内部导体由分别引出到上述电介质片的相互对置的２个侧面的至少一对第１内部导体、以及分别引出到和引出了一对上述第１内部 导体的２个侧面不同的上述电介质单体的相互对置的２个侧面的至少一对第２内部导体构成，在一对上述第１内部导体之间，经上述电介质片配置上述第２内部导体，在一对上述第２内部导体之间，经上述电介质片配置了上述第１内部导体。

【技术特征摘要】
JP 2002-9-10 264821/2002;JP 2002-9-10 264822/20021.一种积层电容器，在由多片电介质片积层形成的电介质单体内，以夹在电介质片之间的形式分别配置多个内部导体，其特征在于上述内部导体由分别引出到上述电介质片的相互对置的2个侧面的至少一对第1内部导体、以及分别引出到和引出了一对上述第1内部导体的2个侧面不同的上述电介质单体的相互对置的2个侧面的至少一对第2内部导体构成，在一对上述第1内部导体之间，经上述电介质片配置上述第2内部导体，在一对上述第2内部导体之间，经上述电介质片配置了上述第1内部导体。2.权利要求1记载的积层电容器，其特征在于，具有分别配置在上述电介质单体的相互对置的2个侧面且分别与一对上述第1内部导体连接的至少一对第1端子电极；以及分别配置在和配置上述第1端子电极的侧面不同的上述电介质单体的相互对置的2个侧面上，并且与一对上述第2内部导体分别连接的一对第2端子电极。3.权利要求1记载的积层电容器，其特征在于上述第1内部导体和第2内部导体中的至少一方由以相互并排延伸的方式分割后交替引出到上述电介质单体的相互对置的2个侧面上的多个分割导体构成。4.权利要求2记载的积层电容器，其特征在于上述第1内部导体和第2内部导体中的至少一方由以相互并排延伸的方式分割后交替引出到上述电介质单体的相互对置的2个侧面上的多个分割导体构成。5.权利要求4记载的积层电容器，其特征在于位于同一平面内且彼此相邻的上述分割导体与分别配置在相互对置的2个侧面上的上述端子电极分别连接。6.权利要求2、4、5中任何一项记载的积层电容器，其特征在于在上述第1内部导体和第2内部导体上形成有分别连接在上述第1端子电极和第2端子电极的引出部。7.权利要求5记载的积层电容器，其特征在于在上述分割导体上形成与上...

【专利技术属性】
技术研发人员：富樫正明，安彦泰介，
申请(专利权)人：TDK株式会社，
类型：发明
国别省市：JP[日本]