片上终端电路及存储器设备制造技术

本发明专利技术提供了一种片上终端电路及存储器设备，片上终端电路包括：信号输入端；接地端；第一晶体管，包括控制端、第一端及第二端，所述控制端及所述第一端与所述信号输入端电连接，所述第二端与所述接地端电连接；第二晶体管，包括控制端、第一端及第二端，所述第一端与所述信号输入端电连接，所述第二端与所述接地端电连接，随着所述信号输入端的电压的变化，所述第一晶体管的电阻的变化趋势与所述第二晶体管的电阻的变化趋势相反。本发明专利技术的优点在于，随着所述信号输入端的电压的变化，所述片上终端电路的电阻始终维持在一数值范围内，所述片上终端电路的电阻稳定性高，进而提高存储器设备的信号完整性。器设备的信号完整性。器设备的信号完整性。

【技术实现步骤摘要】
片上终端电路及存储器设备


[0001]本专利技术涉及存储器领域，尤其涉及一种片上终端电路及存储器设备。

技术介绍

[0002]存储器设备由于其容量和操作速度的增大而使信号完整性劣化。例如，随着存储器设备的操作速度的增大，存储器控制器连接到存储器设备的通道所传输数据的带宽可能增大，这会降低信号质量。因此，使用片上终端(ODT，On Die Termination)电路来降低信号噪声，防止信号在电路上形成反射。
[0003]对于存储器来说，信号完整性至关重要。因此，随着存储器运行速度的提升，对片上终端电路的要求变得非常严格。例如，根据LPDDR4规范，当焊盘电压在VDDQ的10％到50％之间时，片上终端电路的电阻必须位于特定区域内。
[0004]然而，现有的片上终端电路的电阻不稳定，不能满足需求。

技术实现思路

[0005]本专利技术所要解决的技术问题是，提供一种片上终端电路及存储器设备，其能够使片上终端电路的电阻维持稳定，以提高存储器设备信号完整性。
[0006]为了解决上述问题，本专利技术提供了一种片上终端电路，其包括：信号输入端；接地端；第一晶体管，包括控制端、第一端及第二端，所述控制端及所述第一端与所述信号输入端电连接，所述第二端与所述接地端电连接；第二晶体管，包括控制端、第一端及第二端，所述第一端与所述信号输入端电连接，所述第二端与所述接地端电连接，随着所述信号输入端的电压的变化，所述第一晶体管的电阻的变化趋势与所述第二晶体管的电阻的变化趋势相反。
[0007]进一步，所述第一晶体管工作在饱和区，所述第一晶体管的电阻的变化趋势为，随所述信号输入端的电压的增加而减小，或随所述信号输入端的电压的减小而增加。
[0008]进一步，所述第二晶体管工作在线性区，所述第二晶体管的电阻的变化趋势为，随所述信号输入端的电压的增加而增加，或随所述信号输入端的电压的减小而减小。
[0009]进一步，所述第二晶体管的控制端与电源电压电连接。
[0010]进一步，所述第二晶体管的控制端通过传输门与所述电源电压电连接。
[0011]进一步，所述片上终端电路还包括：反相器，具有输入端及输出端，所述输入端与所述信号输入端电连接；第三晶体管，具有控制端、第一端及第二端，所述控制端与所述反相器的所述输出端电连接，所述第一端与所述第二晶体管的控制端电连接，所述第二端与所述接地端电连接。
[0012]进一步，所述第一晶体管的第二端及所述第二晶体管的第二端通过使能单元与所述接地端电连接，所述使能单元根据控制信号而接通或断开，以控制所述第二端与所述接地端的接通及断开。
[0013]进一步，所述使能单元为NMOS晶体管。
[0014]本专利技术还提供一种存储器设备，其包括片上终端电路，所述片上终端电路包括：信号输入端；接地端；第一晶体管，包括控制端、第一端及第二端，所述控制端及所述第一端与所述信号输入端电连接，所述第二端与所述接地端电连接；第二晶体管，包括控制端、第一端及第二端，所述第一端与所述信号输入端电连接，所述第二端与所述接地端电连接，随着所述信号输入端的电压的变化，所述第一晶体管的电阻的变化趋势与所述第二晶体管的电阻的变化趋势相反。
[0015]进一步，所述第一晶体管工作在饱和区，所述第一晶体管的电阻的变化趋势为，随所述信号输入端的电压的增加而减小，或随所述信号输入端的电压的减小而增加。
[0016]进一步，所述第二晶体管工作在线性区，所述第二晶体管的电阻的变化趋势为，随所述信号输入端的电压的增加而增加，或随所述信号输入端的电压的减小而减小。
[0017]进一步，所述第二晶体管的控制端与电源电压电连接。
[0018]进一步，所述第二晶体管的控制端通过传输门与所述电源电压电连接。
[0019]进一步，所述片上终端电路还包括：反相器，具有输入端及输出端，所述输入端与所述信号输入端电连接；第三晶体管，具有控制端、第一端及第二端，所述控制端与所述反相器的所述输出端电连接，所述第一端与所述第二晶体管的控制端电连接，所述第二端与所述接地端电连接。
[0020]进一步，所述第一晶体管的第二端及所述第二晶体管的第二端通过使能单元与所述接地端电连接，所述使能单元根据控制信号而接通或断开，以控制所述第二端与所述接地端的接通及断开。
[0021]进一步，所述使能单元为NMOS晶体管。
[0022]本专利技术的优点在于，随着所述信号输入端的电压的变化，所述第一晶体管的电阻的变化趋势与所述第二晶体管的电阻的变化趋势相反，则不论所述信号输入端的电压变大或者变小，所述第一晶体管与所述第二晶体管的电阻变化均互补，从而能够使所述片上终端电路的电阻始终在一预设数值范围内，所述片上终端电路的电阻稳定性高，进而提高存储器设备的信号完整性。
附图说明
[0023]图1是本专利技术片上终端电路的第一具体实施例的电路图；
[0024]图2是本专利技术片上终端电路的第二具体实施例的电路图。
具体实施方式
[0025]下面结合附图对本专利技术提供的片上终端电路及存储器设备的具体实施例做详细说明。
[0026]通常对于高速芯片来说，为了保证信号传输完整性，会要求接口处片上终端电阻值在一较小范围内波动。例如，根据LPDDR4规范，要求数据(DQ)焊盘电压在电源电压(VDDQ)的10％到50％之间时，片上终端电路的电阻必须位于特定区域内，即当DQ焊盘电压在VDDQ的10％到50％之间变化时，片上终端电路的电阻需要维持稳定，从而能够提高存储器设备的信号完整性。对于如DDR5、LPDDR5等速度更快或带宽更大的芯片来说，可能对片上终端电路的要求更高。然而对于现有的片上终端电路，片上终端电路的电阻受外界因素影响较大
(如受焊盘电压的影响)，稳定性不够，不能满足需求。
[0027]因此，本专利技术的一具体实施例提供一种片上终端电路，当DQ焊盘电压变化时(例如在一具体实施例中，DQ焊盘电压在VDDQ的10％到50％之间变化时)，片上终端电路的电阻维持稳定，从而提高存储器设备的信号完整性。
[0028]图1是本专利技术片上终端电路的第一具体实施例的电路图。请参阅图1，本专利技术片上终端电路包括信号输入端10、接地端11、第一晶体管M1及第二晶体管M2。
[0029]所述信号输入端10用于接收输入信号，例如DQ焊盘上的电压信号。
[0030]所述第一晶体管M1包括控制端、第一端及第二端，所述控制端及所述第一端与所述信号输入端10电连接，所述第二端与所述接地端11电连接。在本具体实施例中，所述第一晶体管M1为NMOS晶体管，其第一端为漏极端，第二端为源极端。在本专利技术其他具体实施例中，所述第一晶体管M1也可为PMOS晶体管，其第一端为漏极端，第二端为源极端。
[0031]所述第二晶体管M2包括控制端、第一端及第二端，所述第一端与所述信号输入端10电连接，所述第二端与所述接地端11电连接。在本具体实施例中，所述第二晶体管M2为NMOS晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种片上终端电路，其特征在于，包括：信号输入端；接地端；第一晶体管，包括控制端、第一端及第二端，所述控制端及所述第一端与所述信号输入端电连接，所述第二端与所述接地端电连接；第二晶体管，包括控制端、第一端及第二端，所述第一端与所述信号输入端电连接，所述第二端与所述接地端电连接，随着所述信号输入端的电压的变化，所述第一晶体管的电阻的变化趋势与所述第二晶体管的电阻的变化趋势相反。2.根据权利要求1所述的片上终端电路，其特征在于，所述第一晶体管工作在饱和区，所述第一晶体管的电阻的变化趋势为，随所述信号输入端的电压的增加而减小，或随所述信号输入端的电压的减小而增加。3.根据权利要求1所述的片上终端电路，其特征在于，所述第二晶体管工作在线性区，所述第二晶体管的电阻的变化趋势为，随所述信号输入端的电压的增加而增加，或随所述信号输入端的电压的减小而减小。4.根据权利要求3所述的片上终端电路，其特征在于，所述第二晶体管的控制端与电源电压电连接。5.根据权利要求4所述的片上终端电路，其特征在于，所述第二晶体管的控制端通过传输门与所述电源电压电连接。6.根据权利要求4所述的片上终端电路，其特征在于，所述片上终端电路还包括：反相器，具有输入端及输出端，所述输入端与所述信号输入端电连接；第三晶体管，具有控制端、第一端及第二端，所述控制端与所述反相器的所述输出端电连接，所述第一端与所述第二晶体管的控制端电连接，所述第二端与所述接地端电连接。7.根据权利要求1所述的片上终端电路，其特征在于，所述第一晶体管的第二端及所述第二晶体管的第二端通过使能单元与所述接地端电连接，所述使能单元根据控制信号而接通或断开，以控制所述第二端与所述接地端的接通及断开。8.根据权利要求7所述的片上终端电路，其特征在于，所述使能单元为NMOS晶体管。9.一种存储器设备，其特征在于，包...

【专利技术属性】
技术研发人员：刘志拯，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：