半导体基板及其形成方法技术

一种半导体基板及其形成方法，该半导体基板包含低阻值基板、高阻值基板以及外延层。低阻值基板具有介于0.0001～1 Ohm-cm的第一阻值。高阻值基板设置于低阻值基板上，且直接接触低阻值基板。高阻值基板具有介于1～10000 Ohm-cm的第二阻值。外延层设置于高阻值基板上。由于高阻值基板厚度较薄，故外延层对高阻值基板造成的应力也较小。低阻值基板具有高机械强度，故能够抵抗外延层造成的应力，可以提升外延层的品质以及减少外延层差排所造成的应力，因此，半导体基板具有不易翘曲的特性。半导体基板具有不易翘曲的特性。半导体基板具有不易翘曲的特性。

【技术实现步骤摘要】
半导体基板及其形成方法


[0001]本公开涉及一种半导体基板及一种形成半导体基板的方法。

技术介绍

[0002]随着半导体集成电路(Integrated Circuit,IC)产业的进步，制造者需要在制程上进行优化与改良，以生产尺寸更小且性能更好的产品。在半导体制程中，基板性能的优劣会影响后续的制造流程及IC产品的品质。举例来说，绝缘层上覆硅(Silicon on Insulator,SOI)基板具有减少漏电流、提高饱和电流及消耗功率低等优点，而被广泛研究与应用。
[0003]在使用硅基板生长外延层来形成半导体基板的制程技术中，可能会因为外延层的晶格缺陷，从而使应力集中于硅基板上，当应力释放时会使外延层产生差排，从而使硅基板变形或扭曲，甚至是断裂。另外，外延层与硅基板的晶格常数差异大，且外延层与硅基板的热膨胀系数亦差异大，因此容易造成半导体基板翘曲，且使外延层品质不佳。
[0004]鉴于上述，目前亟需一种可以解决上述问题的半导体基板及形成此半导体基板的方法。

技术实现思路

[0005]本公开内容提供了一种半导体基板，包含低阻值基板、高阻值基板以及外延层。低阻值基板具有介于0.0001～1Ohm-cm的第一阻值；高阻值基板设置于低阻值基板上，且直接接触低阻值基板，高阻值基板具有介于1～10000Ohm-cm的第二阻值；外延层，设置于高阻值基板上。
[0006]在一些实施方式中，低阻值基板为超重掺芯片。
[0007]在一些实施方式中，低阻值基板的材料包括硼、磷、砷、锑或其组合。
[0008]在一些实施方式中，外延层包括氮化镓、磷化镓、砷化镓、磷化铟、磷化铟镓、锑化铟镓或其组合。
[0009]在一些实施方式中，高阻值基板具有介于10nm～10μm的厚度。
[0010]本公开内容提供了一种形成半导体基板的方法，其包含以下步骤。接收复合基板，复合基板包括低阻值基板及高阻值基板，高阻值基板设置于低阻值基板上，其中低阻值基板具有介于0.0001～1Ohm-cm的第一阻值，高阻值基板具有介于1～10000Ohm-cm的第二阻值。形成外延层于高阻值基板上。
[0011]在一些实施方式中，接收复合基板包括以下操作。将低阻值基板与高阻值基板接合，以及薄化高阻值基板。
[0012]在一些实施方式中，高阻值基板具有介于10nm～10μm的厚度。
[0013]应该理解的是，前述的一般性描述和下列具体说明仅仅是示例性和解释性的，并旨在提供所要求的本专利技术的进一步说明。
附图说明
[0014]当结合附图进行阅读时，本公开内容的详细描述将能被充分地理解。应注意，根据业界标准实务，各特征并非按比例绘制且仅用于图示目的。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。
[0015]图1是根据本公开内容一些实施方式所示出的一种形成半导体基板的方法。
[0016]图2至图4是根据本公开内容一些实施方式所示出的半导体基板在不同形成阶段中的剖面示意图。
[0017]其中，附图标记说明如下：
[0018]100：方法
[0019]110：操作
[0020]120：操作
[0021]210：低阻值基板
[0022]220：高阻值基板
[0023]230：复合基板
[0024]220a：高阻值基板
[0025]330：复合基板
[0026]400：半导体基板
[0027]410：外延层
具体实施方式
[0028]为了使本公开内容的叙述更加详尽与完备，可参照附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。
[0029]以下将以附图公开本专利技术的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本专利技术。也就是说，在本专利技术部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式示出。
[0030]虽然下文中利用一系列的操作或步骤来说明在此公开的方法，但是这些操作或步骤所示的顺序不应被解释为本专利技术的限制。例如，某些操作或步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有示出的操作、步骤及/或特征才能实现本专利技术的实施方式。此外，在此所述的每一个操作或步骤可以包含数个子步骤或动作。
[0031]在半导体制程中，半导体基板的形成可由操作晶圆(handle wafer)与元件晶圆(device wafer)直接接合而得，再对元件晶圆进行加工，形成元件层(device layer)，再于元件层上形成外延层。
[0032]本公开内容提供了一种形成半导体基板的方法，请参照图1至图4。图1是根据本公开内容一些实施方式所示出的一种形成半导体基板的方法100。方法100包含操作110和操作120。图2至图4是根据本公开内容一些实施方式所示出的半导体基板在不同形成阶段中的剖面示意图。
[0033]请参照图1至图3。在一些实施方式中，在操作110中，如图2所示，接收复合基板230，复合基板230包括低阻值基板210及高阻值基板220，高阻值基板220设置于低阻值基板
210上，薄化高阻值基板220，从而形成如图3所示的复合基板330。图2所示的高阻值基板220经薄化后，会形成如图3所示的高阻值基板220a。在一些实施方式中，接收复合基板230包括以下步骤：将低阻值基板210与高阻值基板220接合。
[0034]在一些实施方式中，低阻值基板210具有介于0.0001至1Ohm-cm的第一阻值。第一阻值例如是0.0001、0.0002、0.0003、0.0004、0.0005、0.0006、0.0007、0.0008、0.0009、0.001、0.01、0.02、0.03、0.04、0.05、0.08或1Ohm-cm。在一些实施方式中，高阻值基板220具有介于1至10000Ohm-cm的第二阻值。第二阻值例如是1、10、100、500、1000、3000、5000、7000、8000、9000或10000Ohm-cm。值得注意的是，当高阻值基板220的阻值与低阻值基板210的阻值差异越大时，例如：高阻值基板220的阻值为低阻值基板210的1000倍，高阻值基板220的绝缘效果会类似于SOI基板中的二氧化硅(SiO2)层的绝缘效果。
[0035]请参照图1及图3。在另一些实施方式中，在操作110中，如图3所示，接收复合基板330，复合基板330包括低阻值基板210及高阻值基板220a，高阻值基板220a设置于低阻值基板210上。在一些实施方式中，接收复合基板330包括以下步骤：将低阻值基板210与高阻值基板220a接合。
[0036]在一些实施方式中，高阻值基板220a具有介于10nm～10μm的厚度。厚度例如是10nm、100nm、1000nm、0.5μm、0.8μm、1μ本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体基板，其特征在于，包括：一低阻值基板，具有介于0.0001～1Ohm-cm的一第一阻值；一高阻值基板，设置于该低阻值基板上，且直接接触该低阻值基板，该高阻值基板具有介于1～10000Ohm-cm的一第二阻值；以及一外延层，设置于该高阻值基板上。2.如权利要求1所述的半导体基板，其特征在于，该低阻值基板为超重掺芯片。3.如权利要求1所述的半导体基板，其特征在于，该低阻值基板的材料包括硼、磷、砷、锑或其组合。4.如权利要求1所述的半导体基板，其特征在于，该外延层包括氮化镓、磷化镓、砷化镓、磷化铟、磷化铟镓、锑化铟镓或其组合。5.如权利要求1所述的半导体基板，其特...

【专利技术属性】
技术研发人员：李文中，廖翠芸，焦平海，
申请(专利权)人：合晶科技股份有限公司，
类型：发明
国别省市：