半导体基板及其形成方法技术

一种半导体基板及其形成方法，该半导体基板包括第一硅基板、氧化层、第二硅基板及外延层。氧化层设置于第一硅基板上。第二硅基板设置于氧化层上。第二硅基板具有介于10nm～10μm的厚度。外延层设置于第二硅基板上。由于第二硅基板的厚度较薄，因此外延层对第二硅基板所造成的应力也会较小，从而使外延层的品质较佳，因此，半导体基板具有不易翘曲的特性。半导体基板具有不易翘曲的特性。半导体基板具有不易翘曲的特性。

【技术实现步骤摘要】
半导体基板及其形成方法


[0001]本公开涉及一种半导体基板及一种形成半导体基板的方法。

技术介绍

[0002]随着半导体集成电路(Integrated Circuit,IC)产业的进步，制造者需要在制程上进行优化与改良，以生产尺寸更小且性能更好的产品。在半导体制程中，基板性能的优劣会影响后续的制造流程及IC产品的品质。举例来说，绝缘层上覆硅(Silicon on Insulator,SOI)基板具有减少漏电流、提高饱和电流及消耗功率低等优点，而被广泛研究与应用。
[0003]在使用硅基板生长外延层来形成半导体基板的制程技术中，可能会因为外延层的晶格缺陷，从而使应力集中于硅基板上，当应力释放时会使外延层产生差排，从而使硅基板变形或扭曲，甚至是断裂。另外，外延层与硅基板的晶格常数差异大，且外延层与硅基板的热膨胀系数亦差异大，因此容易造成半导体基板翘曲，且使外延层品质不佳。
[0004]鉴于上述，目前亟需一种可以解决上述问题的半导体基板及形成此半导体基板的方法。

技术实现思路

[0005]本公开提供了一种半导体基板，包括第一硅基板、氧化层、第二硅基板及外延层。氧化层设置于第一硅基板上。第二硅基板设置于氧化层上。第二硅基板具有介于10nm～10μm的厚度。外延层设置于第二硅基板上。
[0006]在一些实施方式中，第一硅基板具有第一阻值，第二硅基板具有第二阻值，第一阻值小于第二阻值。
[0007]在一些实施方式中，第一硅基板具有介于0.0001～1Ohm-cm的第一阻值。/>[0008]在一些实施方式中，第二硅基板具有介于1～10000 Ohm-cm的第二阻值。
[0009]在一些实施方式中，第一硅基板具有介于0.0001～1Ohm-cm的第一阻值，且第二硅基板具有介于1～10000 Ohm-cm的第二阻值。
[0010]在一些实施方式中，第一硅基板为超重掺芯片。
[0011]在一些实施方式中，外延层包括氮化镓、磷化镓、砷化镓、磷化铟、磷化铟镓、锑化铟镓或其组合。
[0012]本公开提供了一种形成半导体基板的方法，其包含以下步骤。接收复合基板。复合基板包括第一硅基板、氧化层及第二硅基板。氧化层设置于第一硅基板上。第二硅基板设置于氧化层上，其中第二硅基板具有介于10nm～10μm的厚度。形成外延层于第二硅基板上。
[0013]在一些实施方式中，接收复合基板包括以下步骤。形成氧化层于第一硅基板上或第二硅基板上。当氧化层形成于第一硅基板上，将第二硅基板与氧化层接合，或当氧化层形成于第二硅基板上，将第一硅基板与氧化层接合。薄化第二硅基板。
[0014]在一些实施方式中，接收复合基板包括以下步骤。形成第一氧化层于第一硅基板
上。形成第二氧化层于第二硅基板上。将第一氧化层与第二氧化层接合。薄化第二硅基板。
[0015]应该理解的是，前述的一般性描述和下列具体说明仅仅是示例性和解释性的，并旨在提供所要求的本专利技术的进一步说明。
附图说明
[0016]当结合附图进行阅读时，本公开的详细描述将能被充分地理解。应注意，根据业界标准实务，各特征并非按比例绘制且仅用于图示目的。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。
[0017]图1是根据本公开一些实施方式所示出的一种形成半导体基板的方法。
[0018]图2至图4是根据本公开一些实施方式所示出的半导体基板在不同形成阶段中的剖面示意图。
[0019]其中，附图标记说明如下：
[0020]100：方法
[0021]110：操作
[0022]120：操作
[0023]210：第一硅基板
[0024]220：氧化层
[0025]230：第二硅基板
[0026]230a：第二硅基板
[0027]240：复合基板
[0028]340：复合基板
[0029]400：半导体基板
[0030]410：外延层
具体实施方式
[0031]为了使本公开的叙述更加详尽与完备，可参照附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。
[0032]以下将以附图说明本专利技术的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本专利技术。也就是说，在本专利技术部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式示出。
[0033]虽然下文中利用一系列的操作或步骤来说明在此公开的方法，但是这些操作或步骤所示的顺序不应被解释为本专利技术的限制。例如，某些操作或步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有示出的操作、步骤及/或特征才能实现本专利技术的实施方式。此外，在此所述的每一个操作或步骤可以包含数个子步骤或动作。
[0034]在半导体制程中，半导体基板的形成可由操作晶圆(handle wafer)与元件晶圆(device wafer)直接接合而得，再对元件晶圆进行加工，形成元件层(device layer)，再于元件层上形成外延层。
[0035]本公开提供了一种形成半导体基板的方法，请参照图1至图4。图1是根据本公开一
些实施方式所示出的一种形成半导体基板的方法100。方法100包含操作110和操作120。图2至图4是根据本公开一些实施方式所示出的半导体基板在不同形成阶段中的剖面示意图。
[0036]请参照图1至图3。在一些实施方式中，在操作110中，如图2所示，接收复合基板240，复合基板240包括第一硅基板210、氧化层220及第二硅基板230。氧化层220设置于第一硅基板上210。第二硅基板230设置于氧化层上220。薄化第二硅基板230，从而形成如图3所示的复合基板340。图2所示的第二硅基板230经薄化后，会形成如图3所示的第二硅基板230a。在一些实施方式中，接收复合基板240包括以下步骤：形成氧化层220于第一硅基板210上，将第二硅基板230与氧化层220接合。在另一些实施方式中，接收复合基板240包括以下步骤：形成氧化层220于第二硅基板230上，将第一硅基板210与氧化层220接合。在另一些实施方式中，接收复合基板240包括以下步骤：形成第一氧化层(未示出)于第一硅基板210上。形成第二氧化层(未示出)于第二硅基板230上。将第一氧化层与第二氧化层接合。第一氧化层与第二氧化层共同形成氧化层220。
[0037]在一些实施方式中，如图3所示的第二硅基板230a具有介于10nm～10μm的厚度。厚度例如是0.5μm、0.8μm、1μm、1.2μm、1.5μm、1.8μm、2μm、2.5μm或3μm。
[0038]在一些实施方式中，第一硅基板210具有第一阻值，第二硅基板230具有第二阻值，第一阻值小于第二阻值。类似地，在一些实施方式中，第一硅基板210具有第一阻值，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体基板，其特征在于，包括：一第一硅基板；一氧化层，设置于该第一硅基板上；一第二硅基板，设置于该氧化层上，其中该第二硅基板具有介于10nm～10μm的厚度；以及一外延层，设置于该第二硅基板上。2.如权利要求1所述的半导体基板，其特征在于，该第一硅基板具有一第一阻值，该第二硅基板具有一第二阻值，该第一阻值小于该第二阻值。3.如权利要求1所述的半导体基板，其特征在于，该第一硅基板具有介于0.0001～1Ohm-cm的一第一阻值。4.如权利要求1所述的半导体基板，其特征在于，该第二硅基板具有介于1～10000Ohm-cm的一第二阻值。5.如权利要求4所述的半导体基板，其特征在于，该第一硅基板具有介于0.0001～1Ohm-cm的一第一阻值。6.如权利要求1所述的半导体基板，其特征在于，该第一硅基板为超重掺芯片。7.如权利要求1所述的半导体基板，其特征在于，该外延层包括氮化...

【专利技术属性】
技术研发人员：李文中，廖翠芸，焦平海，
申请(专利权)人：合晶科技股份有限公司，
类型：发明
国别省市：