共态扼流圈阵列制造技术

本发明专利技术提供一种共态扼流圈阵列，它是在层叠体（１０）中配置了在平面上观察时为彼此相邻的、具有盘绕在近似同轴上的两个以上的螺旋形状的线圈的两个共态扼流圈元件（１４ａ、１４ｂ）的２元件型，在平面上观察为彼此相邻地配置在层叠体（１０）中的两个线圈（１２ａ、１２ｂ）中，使相邻一侧Ａ的匝数比不相邻一侧Ｂ的匝数少。使彼此相邻的线圈（１２ａ、１２ｂ）的盘绕方向为反向。即使在密集地配置了两个共态扼流圈元件（线圈）时，也能抑制线圈之间的串扰。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及共态扼流圈阵列，具体地说，涉及具有在芯片素域中配置了两个在平面上观察时为彼此相邻的、包含有盘绕的线圈的共态扼流圈元件的结构的2元件型的共态扼流圈阵列。附图说明图11是其说明图，该共态扼流圈(层叠型共态扼流圈)50是在交替层叠了绝缘体和线圈导体之后，通过一体烧成而制作的，通过电连接各线圈导体而形成线圈40和41、线圈42和43分别成一对的关系，构成了两个共态扼流圈。而且，在层叠体50a的给定位置上配置有与各线圈40、41、42、43的两端部导通的外部电极31a、31b、32a、32b、33a、33b、34a、34b。但是，当象该层叠型共态扼流圈50那样，在平面地相邻配置了两个线圈时(即线圈40和42相邻，线圈41和43相邻)，如果要密集地配置各线圈，就存在着在相邻的线圈(构成线圈的内部导体)之间产生的串扰变大这一问题。为此，在上述的层叠型共态扼流圈50中，为了不受来自相邻线圈的影响，远离另一对线圈42、43来配置一对线圈40、41。因此，在层叠型共态扼流圈50中，就存在着必须隔开一段距离来配置各线圈，从而无法实现充分小型化这一问题，如果密集地配置各线圈，就会导致相邻线圈间的串扰变大的结果。鉴于以上所述问题的存在，其本专利技术目的在于提供在芯片素域中配置了在平面上观察时为彼此相邻的两个共态扼流圈元件的2元件型的共态扼流圈阵列中，即使是在密集地配置了两个共态扼流圈元件的情况下，也能抑制线圈间的串扰、实现小型化的共态扼流圈阵列。为了实现以上所述目的，本专利技术1的共态扼流圈阵列，是在芯片素域中配置了两个在平面上观察时为彼此相邻的、包含有盘绕的线圈的共态扼流圈元件的2元件型的共态扼流圈阵列，其特征在于所述盘绕的线圈构成为使相邻一侧的匝数比不相邻一侧的匝数少。在平面上观察彼此相邻地配置在芯片素域中的两个线圈中，通过分别使彼此相邻一侧的匝数比不相邻一侧的匝数少，能减少从一方的线圈对另一方的线圈产生影响的磁通量，能抑制相邻线圈间的串扰。另外，本专利技术2的共态扼流圈阵列其特征在于所述盘绕的线圈具有盘绕在大致同轴上的2个以上的螺旋形状部分。当盘绕的线圈具有盘绕在大致同轴上的2个以上的螺旋形状部分时，容易发生相邻的线圈间的串扰，通过应用本专利技术，能减少从一方的线圈对另一方的线圈产生影响的磁通量，能抑制相邻的线圈间的串扰。另外，本专利技术3的共态扼流圈阵列其特征在于所述相邻的线圈的盘绕方向彼此反向。通过使相邻的线圈的盘绕方向彼此反向，能使相邻的线圈左右对称，能减小彼此的电感差。另外，能容易地使各线圈的彼此相邻一侧的匝数比不相邻一侧的匝数少，能使本专利技术更具实效。另外，本专利技术4的共态扼流圈阵列其特征在于所述相邻的线圈各自的始端和终端的两端部在沿着所述芯片素域的彼此相邻的线圈的边界线的方向的彼此相反一侧的端部引出。当相邻的线圈各自的始端和终端的两端部在沿着所述芯片素域的彼此相邻的线圈的边界线的方向的彼此相反一侧的端部引出时，能容易地以相邻一侧的匝数比不相邻一侧的匝数少的形态配置彼此相邻的线圈。另外，本专利技术5的共态扼流圈阵列其特征在于所述芯片素域是通过层叠绝缘层和线圈结构而形成的层叠体，所述线圈具有由隔着绝缘层配置的，并且通过转接孔并联连接的第一线圈结构和第二线圈结构构成的2层结构，并且所述第一和第二线圈结构中，除了引出部分的主要部分隔着绝缘层彼此重叠。线圈采用有第一线圈结构和第二线圈结构构成的2层结构，并且2层的线圈结构的主要部分几乎为相同的形状，当其结构为隔着绝缘层彼此重叠时，能使2层结构的线圈结构可靠地结合，不会导致电感下降，能减小导体电阻。另外，本专利技术6的共态扼流圈阵列其特征在于在所述线圈的内周一侧的区域以及除了所述相邻的线圈的边界部的所述线圈的外周一侧区域，沿着线圈的轴向配置了磁路形成用的磁性体。通过在线圈的内周一侧的区域以及除了相邻的线圈的边界部的线圈的外周一侧区域，沿着线圈的轴向配置磁路形成用的磁性体，能可靠地形成通过配置了磁性体的线圈的近中央部，到达线圈的外周一侧，再回到线圈的内周一侧的闭合磁路。因此，与以往的共态扼流圈相比，能提高线圈间的结合度，减少磁通量向相邻的线圈一侧的泄漏，能降低串扰。另外，能把差模的阻抗抑制在很低，能减少对传输来的信号波形的影响。另外，本专利技术7的共态扼流圈阵列其特征在于所述芯片素域的上表面一侧和下表面一侧配置了磁性体衬底。通过在芯片素域的上表面一侧和下表面一侧配置磁性体衬底，能使产生的磁通量封闭在芯片素域和磁性体衬底内，增强了构成一个共态扼流圈的线圈中产生的公共磁通量，能取得大的电感。另外，因为线圈间的结合度提高，所以减少了磁通量向相邻的线圈一侧的泄漏，能进一步降低串扰，能把差模的阻抗抑制在很低。另外，本专利技术8的共态扼流圈阵列，是在芯片素域中配置了两个在平面上观察时为彼此相邻的、包含有盘绕的线圈的共态扼流圈元件的2元件型的共态扼流圈阵列，其特征在于所述线圈内周一侧的区域以及除了所述相邻的线圈的边界部的所述线圈的外周一侧区域，沿着线圈的轴向配置了磁路形成用的磁性体；并且，在所述芯片素域的上表面一侧和下表面一侧配置有磁性体衬底。当象本专利技术8的共态扼流圈阵列那样，在线圈内周一侧的区域以及除了相邻的线圈的边界部之外的线圈的外周一侧区域，沿着线圈的轴向配置磁路形成用的磁性体，并且在芯片素域的上表面一侧和下表面一侧配置磁性体衬底时，即使不象本专利技术1～7的共态扼流圈阵列那样，具有“在构成2个共态扼流圈的彼此相邻的线圈中，使相邻一侧的匝数比不相邻一侧的匝数少”的结构，也能增强在构成一个共态扼流圈的多个线圈中产生的公共磁通量，能提高线圈间的结合度。因此，减少了磁通量向相邻线圈一侧的泄漏，从而能减少串扰。图1是表示本专利技术的一个实施例(实施例1)的共态扼流圈阵列的主要部分结构的剖视图。图2是表示本专利技术实施例1的共态扼流圈阵列的立体图。图3是表示本专利技术实施例1的共态扼流圈阵列的线圈结构的俯视图。图4是表示本专利技术实施例1的共态扼流圈阵列的主要部分结构的分解图。图5是表示提供给串扰值测定的本专利技术的共态扼流圈阵列的线圈结构的俯视图。图6是表示提供给串扰值测定的比较例的共态扼流圈阵列的线圈结构的俯视图。图7是表示本专利技术的其他实施例(实施例2)的共态扼流圈阵列的主要部分结构的剖视图。图8是表示本专利技术的其他实施例2的共态扼流圈阵列的主要部分结构的分解图。图9是表示本专利技术的其他实施例(实施例3)的共态扼流圈阵列的主要部分结构的剖视图。图10是表示本专利技术的其他实施例3的共态扼流圈阵列的主要部分结构的俯视图。图11是表示以往的层叠型共态扼流圈的立体图。下面简要说明附图符号。1a-第一磁性体衬底；1b-第二磁性体衬底；2a1、2a2、2b1、2b2、3a1、3a2、3b1、3b2-线圈结构；3-引出电极；4-端子电极(外部电极)；5-孔(磁路孔)；6-磁性体；10-层叠体(芯片素域)；11-绝缘层；12a、12b、13a、13b-线圈；12a1、12a2、12b1、12b2、13a1、13a2、13b1、13b2-线圈的两端部(始端和终端)；14a、14b-共态扼流圈元件；15-接合结构体(部件主体)；16-转接孔；17、30-粘合层；20-磁性层；A-一对线圈的相邻一侧；B-一对线圈的不相邻一侧；L-边界线；M-闭本文档来自技高网...

【技术保护点】
一种共态扼流圈阵列，是在芯片素域中配置了两个在平面上观察时为彼此相邻的、包含有盘绕的线圈的共态扼流圈元件的２元件型，其特征在于： 所述盘绕的线圈构成为：使相邻一侧的匝数比不相邻一侧的匝数少。

【技术特征摘要】
JP 2002-1-22 2002-0130521.一种共态扼流圈阵列，是在芯片素域中配置了两个在平面上观察时为彼此相邻的、包含有盘绕的线圈的共态扼流圈元件的2元件型，其特征在于所述盘绕的线圈构成为使相邻一侧的匝数比不相邻一侧的匝数少。2.根据权利要求1所述的共态扼流圈阵列，其特征在于所述盘绕的线圈具有盘绕在大致同轴上的2个以上的螺旋形状部分。3.根据权利要求1或2所述的共态扼流圈阵列，其特征在于所述相邻的线圈的盘绕方向为彼此反向。4.根据权利要求1～3中任意一项所述的共态扼流圈阵列，其特征在于所述相邻的线圈各自的始端和终端的两端部，在沿着所述芯片素域的彼此相邻的线圈的边界线的方向的彼此为相反一侧的端部引出。5.根据权利要求1～4中任意一项所述的共态扼流圈阵列，其特征在于所述芯片素域是通过层叠绝缘层和线圈结构而形成的层叠体，...

【专利技术属性】
技术研发人员：伊藤健一，松田胜治，川口正彦，
申请(专利权)人：株式会社村田制作所，
类型：发明
国别省市：JP[日本]