本发明专利技术公开一种可变权重的多位存内计算装置，利用行驱动模块输入字线信号WL至各存算模块；利用列驱动模块输入8N个位线信号BL和8N个反位线信号BLB至各存算模块；利用多输入选择模块根据输入数据生成多个脉冲波，并将多个脉冲波和开关控制指令发送至各均压模块；各存算模块根据字线信号WL、位线信号BL和反位线信号BLB进行存储权重和计算权重；各均压模块利用电荷共享根据输入数据和开关控制指令进行均压并输出多位权重；利用累加模块将输出的多位权重进行模数转换后累加。本发明专利技术借助对位线的电压控制实现乘法计算，利用电荷共享实现均压，实现了可变权重的多比特存内计算，适应不同要求的计算。同要求的计算。同要求的计算。
【技术实现步骤摘要】
一种可变权重的多位存内计算装置
[0001]本专利技术涉及存内计算
，特别是涉及一种可变权重的多位存内计算装置。
技术介绍
[0002]深度卷积神经网络（DCNNs）在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率以及能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动的，这不符合低功耗的要求。存内计算（IMC）对DCNN加速越来越有吸引力。传统的存内计算芯片多采用电压或者电平进行计算，并且单比特计算较多，存在面积较大的缺陷。
技术实现思路
[0003]本专利技术的目的是提供一种可变权重的多位存内计算装置，以实现可变权重的多比特存内计算。
[0004]为实现上述目的，本专利技术提供了一种可变权重的多位存内计算装置，所述装置包括：行驱动模块、列驱动模块、多输入选择模块、累加模块、N个存算模块和N个均压模块，其中，N为大于等于1的正整数；所述行驱动模块和所述列驱动模块均与各所述存算模块连接，所述存算模块和所述均压模块一一对应设置且连接，所述多输入选择模块与N个所述均压模块依次连接，N个所述均压模块均与所述累加模块连接；所述行驱动模块用于输入字线信号WL至各所述存算模块；所述列驱动模块用于输入8N个位线信号BL和8N个反位线信号BLB至各所述存算模块；所述多输入选择模块用于根据输入数据生成多个脉冲波，并将多个脉冲波和开关控制指令发送至各所述均压模块；各所述存算模块根据所述字线信号WL、所述位线信号BL和所述反位线信号BLB进行存储权重和计算权重；所述存算模块包括8个阵列设置的6T
‑
SRAM存储单元；各所述均压模块用于利用电荷共享，根据所述输入数据和所述开关控制指令进行均压并输出多位权重；所述累加模块用于将输出的多位权重进行模数转换后累加，获得最终结果。
[0005]可选地，各所述6T
‑
SRAM存储单元包括：晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5和晶体管T6；晶体管T1的源极和晶体管T2的源极均与电源VDD连接，晶体管T1的栅极、晶体管T3的栅极、晶体管T2的漏极和晶体管T4的漏极均与Q点连接，晶体管T2的栅极、晶体管T4的栅极、晶体管T1的漏极和晶体管T3的漏极均与QB点连接，晶体管T3的源极和晶体管T4的源极均与公共端VSS连接，晶体管T5的栅极和晶体管T6的栅极均与所述行驱动模块连接，晶体管T5的漏极与QB点连接，晶体管T5的源极与所述列驱动模块连接，晶体管T6的源极与Q点连接，晶
体管T6的漏极与所述列驱动模块连接。
[0006]可选地，所述均压模块包括8个均压单元；第i个所述均压单元与第i个6T
‑
SRAM存储单元连接，其中，i为大于等于1且小于等于8的正整数。
[0007]可选地，第i个所述均压单元包括：开关管M
i
‑1、电容C
2i
‑2、电容C
2i
‑1、开关管S0、开关管S1、开关管S2和开关管S3；开关管M
i
‑1的一端与所述列驱动模块连接，用于输入位线信号BL[i
‑
1]；开关管M
i
‑1的另一端分别与开关管S0的一端和开关管S1的一端连接，开关管S0的另一端与电容C
2i
‑2的一端连接，电容C
2i
‑2的另一端接地，开关管S1的另一端分别与开关管S2的一端和开关管S3的一端连接，开关管S2的另一端与电容C
2i
‑1的一端连接，电容C
2i
‑1的另一端接地，开关管S3的另一端与所述累加模块连接；开关管M
i
‑1、开关管S0、开关管S1、开关管S2和开关管S3均与所述多输入选择模块连接。
[0008]可选地，电容C0：电容C1：电容C2：电容C3：电容C4：电容C5：电容C6：电容C7：电容C8：电容C9：电容C
10
：电容C
11
：电容C
12
：电容C
13
：电容C
14
：电容C
15
=128:1:127:2:125:4:121:8:113:16:97:32:65:64:1:128。
[0009]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：1、本专利技术采用8个6T
‑
SRAM存储单元构建存算模块，进而构建存内计算装置，具有成熟度高、稳定性好的优点，相比于传统的存内计算装置而言，减小了面积。
[0010]2、本专利技术利用多个6T
‑
SRAM存储单元存储权重，同时借助对位线的电压控制实现乘法计算，利用电荷共享实现均压，实现了可变权重的多比特存内计算，适应不同要求的计算。
附图说明
[0011]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0012]图1为本专利技术可变权重的多位存内计算装置结构图；图2为本专利技术存算模块结构图；图3为本专利技术均压模块结构图；符号说明：1、行驱动模块，2、列驱动模块，3、多输入选择模块，4、存算模块，5、均压模块，6、累加模块。
具体实施方式
[0013]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0014]本专利技术的目的是提供一种可变权重的多位存内计算装置，以实现可变权重的多比特存内计算。
[0015]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0016]实施例1本专利技术公开一种可变权重的多位存内计算装置，所述装置包括：行驱动模块、列驱动模块、多输入选择模块、累加模块、N个存算模块和N个均压模块，其中，N为大于等于1的正整数；所述行驱动模块和所述列驱动模块均与各所述存算模块连接，所述存算模块和所述均压模块一一对应设置且连接，所述多输入选择模块与N个所述均压模块依次连接，N个所述均压模块均与所述累加模块连接；所述行驱动模块用于输入字线信号WL至各所述存算模块；所述列驱动模块用于输入8N个位线信号BL和8N个反位线信号BLB至各所述存算模块；所述多输入选择模块用于根据输入数据生成多个脉冲波，并将多个脉冲波和开关控制指令发送至各所述均压模块；各所述存算模块根据所述字线信号WL、所述位线信号BL和所述反位线信号BLB进行存储权重和计算权重；各所述均压模块用于利用电荷共享，根据所述输入数据和所述开关控制指令进行均压并输出多位权重；所述累加模块用于将输出的多本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种可变权重的多位存内计算装置，其特征在于，所述装置包括：行驱动模块、列驱动模块、多输入选择模块、累加模块、N个存算模块和N个均压模块，其中，N为大于等于1的正整数；所述行驱动模块和所述列驱动模块均与各所述存算模块连接，所述存算模块和所述均压模块一一对应设置且连接，所述多输入选择模块与N个所述均压模块依次连接，N个所述均压模块均与所述累加模块连接；所述行驱动模块用于输入字线信号WL至各所述存算模块；所述列驱动模块用于输入8N个位线信号BL和8N个反位线信号BLB至各所述存算模块；所述多输入选择模块用于根据输入数据生成多个脉冲波，并将多个脉冲波和开关控制指令发送至各所述均压模块；各所述存算模块根据所述字线信号WL、所述位线信号BL和所述反位线信号BLB进行存储权重和计算权重；所述存算模块包括8个阵列设置的6T
‑
SRAM存储单元；各所述均压模块用于利用电荷共享，根据所述输入数据和所述开关控制指令进行均压并输出多位权重；所述累加模块用于将输出的多位权重进行模数转换后累加，获得最终结果。2.根据权利要求1所述的可变权重的多位存内计算装置，其特征在于，各所述6T
‑
SRAM存储单元包括：晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5和晶体管T6；晶体管T1的源极和晶体管T2的源极均与电源VDD连接，晶体管T1的栅极、晶体管T3的栅极、晶体管T2的漏极和晶体管T4的漏极均与Q点连接，晶体管T2的栅极、晶体管T4的栅极、晶体管T1的漏极和晶体管T3的漏极均与QB点连接，晶体管T3的源极和晶体管T4的源极均与公共端VSS连接，晶体管T5的栅极和晶体管T6的栅极均与所述行驱动模块连接，晶体管T5的漏极与QB点连接，晶体管T5的源极与所述列驱动模块连接，晶体管T6的源极与Q点连接，晶体管T6的漏极与所述列驱动模块连接。3.根据权利要求2所述的可变权重的多位存内计算装置，其特征在于，所述均压模块包...
【专利技术属性】
技术研发人员：乔树山，陶皓，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：
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