一种高精度逐次逼近型模数转换器制造技术

本发明专利技术提出一种高精度逐次逼近型模数转换器(SAR ADC)，包括概率值寄存器、采样保持电路、比较电路、逻辑控制电路以及数模转换电路；通过采样保持电路获得第一采样信号；数模转换电路的第二输出信号与所述第一采样信号作为比较电路的输入比较信号，比较电路基于输入比较信号输出第三比较信号；将第三比较信号存储至概率值寄存器后，概率值寄存器计算概率累加值；将概率累加值和第三比较信号作为逻辑控制电路的输入；逻辑控制电路连接数模转换电路，并基于所述概率累加值和所述第三比较信号调节所述数模转换电路的第二输出信号。本发明专利技术在提升了现有的SAR ADC的输出精度的同时保证了输出速度，并且结构简单，功耗较低。功耗较低。功耗较低。

【技术实现步骤摘要】
一种高精度逐次逼近型模数转换器


[0001]本专利技术属于模数转换电路
，尤其涉及一种高精度逐次逼近型模数转换器(SAR ADC)。

技术介绍

[0002]自然界的信号绝大多数都是随时间连续变化的模拟信号，单纯的模拟电路可以很好的处理这些模拟信号，例如放大器和滤波器电路。但是现代高速处理器需要以数字电路形式对信号进行运算和储存。因为随着科技的进步，电子处理系统变得日益复杂，如果使用模拟电路完成当前人们对于信号处理的要求将会付出巨大代价，而数字电路可以在较低的成本下实现复杂的计算和大量的储存，并且拥有接近无限高的信噪比。所以当代信号处理系统中使用模数转换器(analog
‑
to
‑
digital converter,ADC)将外界模拟信号转换为数字信号传输给高速数字处理器，处理器输出数据由数模转换器(Digital to Analog Convert，DAC)将数字码流还原为模拟信号输出到系统外部。
[0003]根据精度、速度和功耗不同方面的要求，实现ADC的结构多种多样，包括快闪型(flash)、逐次逼近型(successive approximation register,SAR)、流水线型(pipelined)和Σ
‑
ΔADC。其中，逐次逼近型依靠搜索的方法，通过使用数模转换器产生信号与输入信号进行比较，重复过程输出结果。
[0004]中国专利技术专利CN108270420B提出一种比较器及逐次逼近式模拟数字转换器，所述比较器包括：顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对待比较信号放大的第一、第二前及第三前置运放单元；所述第三前置运放单元包括：第一及第二PMOS管；所述锁存器电路包括：第一CMOS反相器及第二CMOS反相器，设置有以反向器首尾连接成的双稳态结构，适于对所述信号进行比较，并根据比较结果输出相应的数字信号；所述第一及第二PMOS管的栅极与所述第二前置运放单元的输出端耦接；所述第一NMOS管的栅极及第二NMOS管的栅极与所述第二前置运放单元的输出端及所述第三前置运放单元的输入端耦接。可以提高比较器的速度。
[0005]然而，专利技术人发现，由于SAR DAC每次只输出一位比较结果，精度越大，所需时间越长。如果要缩短时间或者提升精度，则需要增加电路面积，又会进一步提高功耗或者提升转换周期，导致精度、功耗和速度不能适当兼顾。

技术实现思路

[0006]为解决上述技术问题，本专利技术提出一种高精度逐次逼近型模数转换器(SAR ADC)。
[0007]本专利技术提出的高精度逐次逼近型模数转换器，包括采样保持电路、比较电路、逻辑控制电路以及数模转换电路。
[0008]作为不同于现有技术的突出性改进，在本专利技术的模数转换器结构上，还包括概率值寄存器，所述概率值寄存器包含2
D
位状态寄存器，每位状态寄存器存储一个概率状态值，因此，所述概率值寄存器可存储2
D
个概率状态值。
[0009]所述采样保持电路接收模拟输入信号，并对所述模拟输入信号进行采样获得第一采样信号；
[0010]所述比较电路通过概率值寄存器连接至所述逻辑控制电路；
[0011]所述比较电路连接所述数模转换电路；
[0012]所述数模转换电路的第二输出信号与所述第一采样信号作为所述比较电路的输入比较信号，所述比较电路基于所述输入比较信号输出第三比较信号；
[0013]将所述第三比较信号存储至所述概率值寄存器后，所述概率值寄存器计算概率累加值；
[0014]将所述概率累加值和所述第三比较信号作为所述逻辑控制电路的输入；
[0015]所述逻辑控制电路连接所述数模转换电路，并基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号。
[0016]具体的，每个第三比较信号对应一个状态寄存器的存储概率值；
[0017]将所述第三比较信号存储至所述概率值寄存器，具体包括：
[0018]判断当前第三比较信号与前一个第三比较信号是否相同，如果是，则将前一个第三比较信号对应的存储概率值倍乘1/2
d
，作为当前第三比较信号对应的存储概率值，存储到所述概率值寄存器中，所述d小于D。
[0019]所述逻辑控制电路基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号，具体包括：
[0020]若所述概率累加值大于预设值，则将所述模数转换电路的输出电压倍增(K+1)/2
N
，其中，N、K均为正整数，N>1，K<2
N
。
[0021]本专利技术的技术方案，创造性的通过引入包含2
D
位状态寄存器的概率值寄存器，跟随所述比较器的输出结果判断进行概率值存储，通过累加概率值辅助判断历史比较结果趋势以实时结果趋势，从而提前调节数模转换电路的输出信号，能够加快数字码的输出速度，缩短转换周期，并在不改变采样速率的情况下，提升模数转换精度，同时不增加已有的时钟周期，也不会在结构上增加电路面积。
[0022]本专利技术的进一步优点将结合说明书附图在具体实施例部分进一步详细体现。
附图说明
[0023]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1是现有技术中常见的逐次逼近模数转换器工作原理示意图
[0025]图2是本专利技术一个实施例的一种高精度逐次逼近型模数转换器的主体结构示意图
[0026]图3是图1所述高精度逐次逼近型模数转换器的部分信号处理流程图
[0027]图4是图1所述高精度逐次逼近型模数转换器的概率值寄存器的存储状态示意图
[0028]图5是确定图1中所述概率值寄存器的概率累加值的流程示意图
[0029]图6是确定图1中所述概率值寄存器的控制参数的原理示意图
具体实施方式
[0030]下面，结合附图以及具体实施方式，对专利技术做出进一步的描述。
[0031]参照图1，是现有技术中常见的逐次逼近模数转换器工作原理示意图。
[0032]现有技术中，逐次逼近型(successive approximation register,SAR)ADC由采样保持、比较器、DAC和数字控制逻辑四部分组成，如图1所示。
[0033]整个工作过程如下，首先对模拟输入进行采样保持，接着开始对模拟输入的转换。转换伊始，将MSB设置为1，其余位为0。将这个数字码加到DAC，得到对应的模拟电压(Vref/2)。通过比较器，将DAC输出信号Vref/2与采样输入信号相比较。若DAC的输出信号比采样输入大，比较器输出置为0，并通过数字控制逻辑将MSB置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高精度逐次逼近型模数转换器，包括采样保持电路、比较电路、逻辑控制电路以及数模转换电路，其特征在于：所述采样保持电路接收模拟输入信号，并对所述模拟输入信号进行采样获得第一采样信号；所述高精度逐次逼近型模数转换器还包括概率值寄存器；所述比较电路通过概率值寄存器连接至所述逻辑控制电路；所述比较电路连接所述数模转换电路；所述数模转换电路的第二输出信号与所述第一采样信号作为所述比较电路的输入比较信号，所述比较电路基于所述输入比较信号输出第三比较信号；将所述第三比较信号存储至所述概率值寄存器后，所述概率值寄存器计算概率累加值；将所述概率累加值和所述第三比较信号作为所述逻辑控制电路的输入；所述逻辑控制电路连接所述数模转换电路，并基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号。2.如权利要求1所述的一种高精度逐次逼近型模数转换器，其特征在于：所述逻辑控制电路调节所述数模转换电路的所述第二输出信号，包括：将所述模数转换电路的输出电压增加K/2
N
，其中，N、K均为正整数，N>1，K<2
N
。3.如权利要求1所述的一种高精度逐次逼近型模数转换器，其特征在于：所述逻辑控制电路输出D位数字码，作为所述高精度逐次逼近型模数转换器的输出信号，D正整数。4.如权利要求1或3所述的一种高精度逐次逼近型模数转换器，其特征在于：所述概率值寄存器包含2
D
位状态寄存器；每个第三比较信号对应一个状态寄存器的存储概率值；将所述第三比较信号存储至所述概率值寄存器，具体包括：判断当前第三比较信号与前一个第三比较信号是否相同，如果是，则将前一个第三比较信号对应的存储概率值倍乘1/2
d
，作为当前第三比较信号对应的存储概率值，存储到所述概率值寄存器中，所述d为小...

【专利技术属性】
技术研发人员：张明，漆星宇，王新安，
申请(专利权)人：江苏润石科技有限公司，
类型：发明
国别省市：