一种时序控制系统技术方案

本发明专利技术实施例公开了一种时序控制系统，时序控制电路包括慢时钟电路、快时钟电路，慢时钟电路、快时钟电路和组合逻辑单元，快时钟电路和慢时钟电路同时控制并响应于组合逻辑单元，其中快时钟电路和慢时钟电路均与组合逻辑单元连接，组合逻辑单元还用于对磁传感器的芯片中的比较器的输出结果进行采样，组合逻辑单元包括：与门、计数器、触发器、延时器、驱动缓冲器和反相器，计数器包括多个触发器，多个触发器中的至少两个触发器为并联连接，并联连接的触发器与其余触发器为串联连接。解决了计数器中触发器接收亚稳态信号时，因为无法消除亚稳态而锁死电路的技术问题。态而锁死电路的技术问题。态而锁死电路的技术问题。

【技术实现步骤摘要】
一种时序控制系统


[0001]本专利技术涉及电子设备领域，尤其涉及一种时序控制系统。

技术介绍

[0002]当前，各向异形磁阻(Anisotropic Magneto Resistance,AMR)效应是铁磁材料中的电阻率随磁化强度(外加磁场)和电流方向的改变而变化的现象，基于这一效应制作的磁阻传感器由于灵敏度高，便于集成化等优点得到了广泛的应用；由于AMR开关芯片是用于检测磁场的有或无，只要响应灵敏，实时的检测并非必要，普通的磁信号检测的时序控制电路的架构，对于分频次数多，计数周期长的应用来说，需要的组合逻辑运算电路规模大，运算量大，中间过程易产生毛刺，功耗比较大。
[0003]本专利技术通过数字控制电路，使芯片中功耗较大的磁阻桥，比较器等模拟电路周期性的处于工作
‑
睡眠
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工作状态，通过采样的方法确定磁场的有或无，可以有效的降低芯片的功耗。

技术实现思路

[0004]有鉴于此，本专利技术实施例提供了一种时序控制系统，解决了架构只有一个快时钟电路，对于分频次数多，计数周期长的应用来说，需要的组合逻辑运算电路规模大，运算量大，中间过程易产生毛刺，功耗比较大的问题。
[0005]一方面，本专利技术实施例提供了一种时序控制系统，包括：用于磁传感器，系统包括：
[0006]时序控制电路，时序控制电路包括慢时钟电路、快时钟电路；
[0007]慢时钟电路、快时钟电路和组合逻辑单元，快时钟电路和慢时钟电路同时控制并响应于组合逻辑单元；
[0008]其中快时钟电路和慢时钟电路均与组合逻辑单元连接，组合逻辑单元还用于对磁传感器的芯片中的比较器的输出结果进行采样；
[0009]组合逻辑单元包括：与门、计数器、触发器、延时器、驱动缓冲器和反相器；
[0010]计数器包括多个触发器，多个触发器中的至少两个触发器为并联连接，并联连接的触发器与其余触发器为串联连接。
[0011]在一种可选地实施方式，快时钟电路与组合逻辑单元连接包括：
[0012]快时钟电路的输出F_CLK信号端与组合逻辑电路的CLK1端子连接，输出 EN信号端与组合逻辑单元的EN输出端子连接。
[0013]在一种可选地实施方式，慢时钟电路与组合逻辑单元连接包括：
[0014]慢时钟电路的输出S_CLK信号端与组合逻辑单元的CLK2端子连接，输出 POR信号端与组合逻辑单元的POR端子连接。
[0015]在一种可选地实施方式，组合逻辑单元对磁传感器的芯片中的比较器的输出结果进行采样包括：
[0016]组合逻辑单元的SampLing端和EN端输出SampLing信号和EN信号，EN 信号用于控
制磁传感器中的开关器处于时序工作，SampLing信号用于对磁传感器的芯片中的比较器的输出结果进行采样。
[0017]在一种可选地实施方式，时钟信号CLK_1端和POR信号端分别连接二输入与门AND1的输入端子，二输入与门AND1的输出端连接计数器的输入IN端子，计数器的输出为Sampling信号，计数器的输出端OUT接第一个延时缓冲器delaybuffer1的输入端，delay buffer1的输出端连接二个延时缓冲器delay buffer2的输入端，第二个延时缓冲器delay buffer2的输出端和POR信号端连接二输入与门 AND3，二输入与门AND3的输出端连接反相器INV1的输入端；反相器INV1 的输出端连接复位信号Reset端，计数器Reset端子连接Reset信号端；POR信号端和时钟CLK_2信号端连接二输入与门AND4，二输入与门AND4的输出端连接D类触发器DFF6的输入时钟CLK端子，D类触发器DFF6的D输入端子连接电源VDD，D类触发器DFF6的Q输出端子连接驱动缓冲器driver buffer1 的输入端，驱动缓冲器driverbuffer1的输出端连接EN信号端，D类触发器DFF6 的CLR端子连接Reset信号端，D类触发器DFF6的端子悬空。
[0018]在一种可选地实施方式，延时器Delay buffer1和延时器Delay buffer2由级联的偶数延时反相器串接构成，延时反相器其具体构成可由倒比管反相器加上RC 器件构成。
[0019]在一种可选地实施方式，驱动缓冲器Driver buffer1由级联的偶数驱动反相器串接构成，驱动反相器其具体构成可由正比管反相器构成，根据驱动的负载大小设计驱动级联数，级联比例倍数。
[0020]在一种可选地实施方式，计数器包括D类触发器DFF1、D类触发器DFF2、 D类触发器DFF3、D类触发器DFF4、D类触发器DFF5和二输入与门And2；输入IN信号端接D类触发器DFF1的输入时钟CLK端子，D类触发器DFF1的 D输入端子接D类触发器DFF1的端子，D类触发器DFF1的输出Q端子接D 类触发器DFF2和DFF3的输入时钟CLK端子，D类触发器DFF2和DFF3的输出端子分别接D类触发器DFF2和DFF3的输入D端子，D类触发器DFF2和 DFF3的输出Q端子接D类触发器DFF4的输入时钟CLK端子，D类触发器DFF4 的D输入端子接D类触发器DFF4的端子，D类触发器DFF4的输出Q端子接 D类触发器DFF5的输入时钟CLK端子，D类触发器DFF5的D输入端子接D 类触发器DFF5的端子；
[0021]其中，第二触发器DFF3的输出Q端子和第五触发器DFF5的输出Q端子分别接第二个二输入与门AND2的输入端子，构成一个模12的计数器；D类触发器DFF1、DFF2、DFF3、DFF4、DFF5的复位CLR端子同时连接Reset信号端。
[0022]在一种可选地实施方式，计数器还包括：括D类触发器DFF1、D类触发器 DFF2、D类触发器DFF3、D类触发器DFF4、D类触发器DFF5和二输入与门And2；输入IN信号端接D类触发器DFF1的输入时钟CLK端子，D类触发器DFF1的D输入端子接D类触发器DFF1的端子，D类触发器DFF1的输出Q 端子接D类触发器DFF2的输入时钟CLK端子，D类触发器DFF2的输出端子接D类触发器DFF2的输入D端子，D类触发器DFF2的输出Q端子接D类触发器DFF3的输入时钟CLK端子，D类触发器DFF3的D输入端子接D类触发器DFF3的端子，D类触发器DFF3的输出Q端子接D类触发器DFF4的输入时钟CLK端子，D类触发器DFF4的D输入端子接D类触发器DFF4的端子,D 类触发器DFF4的输出Q端子接D类触发器DFF5的输入时钟CLK端子,D类触发器DFF5的D输入端子接D类触发器DFF5的端子；
[0023]其中，第三触发器DFF3的输出Q端子和第五触发器DFF5的输出Q端子分别接第二个
二输入与门AND2的输入端子，构成一个模12的计数器；D类触发器DFF1、DFF2、DFF3、DFF4、DFF5的复位CLR端子同时连接Reset信号端。
[0024]在一种可选地本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时序控制系统，其特征在于，用于磁传感器，所述系统包括：时序控制电路，所述时序控制电路包括慢时钟电路、快时钟电路；慢时钟电路、快时钟电路和组合逻辑单元，所述快时钟电路和慢时钟电路同时控制并响应于组合逻辑单元；其中所述快时钟电路和所述慢时钟电路均与所述组合逻辑单元连接，所述组合逻辑单元还用于对所述磁传感器的芯片中的比较器的输出结果进行采样；所述组合逻辑单元包括：与门、计数器、触发器、延时器、驱动缓冲器和反相器；所述计数器包括多个触发器，所述多个触发器中的至少两个触发器为并联连接，所述并联连接的触发器与其余触发器为串联连接。2.根据权利要求1所述的系统，其特征在于，所述快时钟电路与所述组合逻辑单元连接包括：所述快时钟电路的输出F_CLK信号端与所述组合逻辑电路的CLK1端子连接，输出EN信号端与组合逻辑单元的EN输出端子连接。3.根据权利要求1所述的系统，其特征在于，所述慢时钟电路与所述组合逻辑单元连接包括：所述慢时钟电路的输出S_CLK信号端与所述组合逻辑单元的CLK2端子连接，输出POR信号端与组合逻辑单元的POR端子连接。4.根据权利要求1所述的系统，其特征在于，所述组合逻辑单元对所述磁传感器的芯片中的比较器的输出结果进行采样包括：所述组合逻辑单元的SampLing端和EN端输出SampLing信号和EN信号，所述EN信号用于控制所述磁传感器中的开关器处于时序工作，所述SampLing信号用于对所述磁传感器的芯片中的比较器的输出结果进行采样。5.根据权利要求1所述的系统，其特征在于，所述时钟信号CLK_1端和POR信号端分别连接二输入与门AND1的输入端子，所述二输入与门AND1的输出端连接计数器的输入IN端子，所述计数器的输出为Sampling信号，所述计数器的输出端OUT接第一个延时缓冲器delay buffer1的输入端，所述delay buffer1的输出端连接二个延时缓冲器delay buffer2的输入端，所述第二个延时缓冲器delay buffer2的输出端和POR信号端连接二输入与门AND3，所述二输入与门AND3的输出端连接反相器INV1的输入端；反相器INV1的输出端连接复位信号Reset端，所述计数器Reset端子连接Reset信号端；所述POR信号端和时钟CLK_2信号端连接二输入与门AND4，所述二输入与门AND4的输出端连接D类触发器DFF6的输入时钟CLK端子，所述D类触发器DFF6的D输入端子连接电源VDD，所述D类触发器DFF6的Q输出端子连接驱动缓冲器driver buffer1的输入端，所述驱动缓冲器driverbuffer1的输出端连接EN信号端，所述D类触发器DFF6的CLR端子连接Reset信号端，所述D类触发器DFF6的端子悬空。6.根据权利要求1所述的系统，其特征在于，所述延时器Delay buffer1和延时器Delay buffer2由级联的偶数延时反相器串接构成，延时反相器其具体构成可由倒比管反相器加上RC器件构成。7.根据权利要求1所述的系统，其特征在于，所述驱动缓冲器Driver buffer1由级联的偶数驱动反相器串接构成，驱动反相器其具体构成可由正比管反相器构成，根据驱动的负载大小设计驱动级联数，级联比例倍数。
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【专利技术属性】
技术研发人员：张金弟，印俊明，程国涛，
申请(专利权)人：上海芯圣电子股份有限公司，
类型：发明
国别省市：