测试静态RAM的方法和装置制造方法及图纸

用于测试静态ＲＡＭ的一种方法和装置，包括一个字线电压控制电路（４２）和一个阵列电源电压控制电路（４６）。根据从一个测试器接收到的一个第一控制信号，字线电压控制电路（４２）用于给存储器阵列（３１）的每个字线提供字线电压。所述阵列电源电压控制电路（４６）根据从所述测试器接收的一个第二控制信号，给阵列（３１）提供一个电源电压。在存储器（３０）的测试过程中，阵列电源电压和字线电压独立于所述存储器的电源电压Ｖ↓［ＤＤ］来被提供。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】
一般地说本专利技术涉及集成电路存储器，更具体地说，涉及用于测试静态随机存取存储器(SRAM)的方法和装置。静态随机存取存储器一般应用在需要高速度的应用领域，例如应用在数据处理系统中作为超高速缓冲存储器，一个SRAM一般都是以行和列构成的存储器单元阵列来实现的。每个SRAM单元存储一比特数据，并表现为一对反相器，这一对反相器在差分存储节点上其输入和输出是交叉耦合的。所述SRAM单元是“双稳”的，即它在两个可能的逻辑电平中的一个电平上是稳定的，所述单元的所述逻辑状态由两个反相器输出端中无论哪个输出端为一个逻辑高电平来确定，并且通过在合适的单元输入端上施加一个足够强度和宽度的电压可以使所述逻辑状态发生变化。附图说明图1以示意图的形式说明了现有技术中四晶体管存储器单元10。四晶体管存储器单元10包括多晶硅负载电阻11和12，N-沟道晶体管13-16，电阻11有一个第一端子接到以“VDD”标示出的电源电压上，以及一个第二端子。电阻12有一个与VDD相连接的第一端子及一个第二端子，N-沟道晶体管13有一个在存储节点101处与电阻11的第二端子相连接的漏极，一个与电阻12的第二端子相连接的栅极，以及一个与以“VSS”标志出的电源电压端相连接的源极。N-沟道晶体管14有一个在存储节点102处与电阻12的第二端子相连接的漏极，一个与电阻11的第二端子相连接的栅极，以及与VSS相连接的源极。N-沟道晶体管15有一个与比特线(以“BL”标示)相连的第一漏/源极端，一个在存储节点101处与电阻11的第二端子相连接的第二漏/源极端，以及一个与以“WL”标示的字线相连接的栅极，N-沟道晶体管16有一个与以“BL＊”标示的比特线相连接的第一漏/源极端，一个在存储节点102处与电阻12的第二端子相连接的第二漏/源极端，以及一个与字线WL相连接的栅极。(注意在信号名或线名之后的“＊”号表示该信号或该线是与同名但无“＊”号的信号或线逻辑互补的。)。为了在单元10中写入一个数据比特，字线WL被提供以逻辑高电压，以使耦合晶体管15和16被导通，一个逻辑高电压一般来说约等于电源电压，逻辑低电压等于零伏特。通过施加一个大得足以使存储节点101和102改变其逻辑状态的差分电压到比特线对BL/BL＊上，(如果必要的话)，那么可以使存储在单地10中的数据被重写。例如，假定一个逻辑1被写入到单元10中，比特线BL被提供有逻辑高电压，比特线BL＊被提供有逻辑低电压。比特线BL的逻辑高电压被提供到在节点101处的下拉(pull down)晶体管13的漏极上，以及下拉晶体管14的栅极上。比特线BL＊的逻辑低电压被提供到下拉晶体管14的漏极上及下拉晶体管13的栅极上。下拉晶体管14是导通的，可使存储节点102耦合到VSS上，下拉晶体管13基本上是不导通的，可以使逻辑节点101处于逻辑高电压。在存储节点101上的逻辑高电压可使下拉晶体管14的栅极保持在逻辑高电压，于是使单元10锁定在较稳定状态直到在另一个写周期中被重写。为了读单元10，比特线对BL/BL＊通过比特线加载(未示出)被预先充电，并使电压大致等于VDD，或VDD减去阈值电压(VT)那么低。字线WL是逻辑高电压，当字线WL是逻辑高电压时，耦合晶体管15和16是导通的，这使得存储节点101和102被耦合到比特线对BL/BL＊上。在存储节点101是逻辑高电压且存储节点102是逻辑低电压的情况下，比特线BL保持在逻辑高电压，比特线BL＊经耦合晶体管16被拉低于是使得与逻辑1相对应的一个小的差分电压从单元10读出。SRAM单元10应该是足够稳定的，以防止在单元10的读操作期间，或当单元10处于是存储模式时所存储的数据比特的逻辑状态发生变化。如果该单元有不足够的噪声容限，那么，存储在单元10中的逻辑状态可能会被无意地改变，例如当单元10在读操作中被访问时。单元10的稳定性可以依据三种稳定性模式来加以说明存储模式、工作模式以及过渡模式。一个SRAM当它在读或写周期期间没正被访问时，它就运行在存储模式下。反之，当一个SRAM在读或写周期期间正在被访问时，它就工作在工作模式下。一个单元当它从工作模式转变到存储模式，或从存储模式转变到工作模式时，它就运行在过渡模式下。有若干个静态噪声容限与这些运行模式中的每一种相关，它们确定着该单元的稳定性。当单元10处于存储模式下时，字线WL上的电压是逻辑低，使得耦合晶体管15和16基本不导通，于是使存储节点101和102不受比特线对BL/BL＊的影响。在存储模式期间静态噪声容限取决于电源电压、下拉晶体管13和14之间阈值电压(VT)的变化、以及多晶硅负载电阻11和12之间电阻的变化。另外，如果例如该单元有些缺陷致使在该单元中形成过量的漏电流，那么存储模式下的静态噪声容限会随时间而下降。当单元10处于工作模式下时，字线电压是逻辑高，使得耦合晶体管15和16被导通。存储节点101和102分别耦合到比特线BL和BL＊上，SRAM单元10要么进行读操作要么进行写操作。在工作模式期间静态噪声容限是电源电压、耦合晶体管15和下拉晶体管13的传导比值(下拉晶体管13的最大栅极电压由耦合晶体管15的VT所设置)、耦合晶体管16对下拉晶体管14的传导比值(下拉晶体管14最大栅极电压由耦合晶体管16的VT所设置)、以及VT与下拉晶体管13和14的传导率之间的不匹配量的函数，这里所述的不匹配量受加工和布局考虑的控制。当单元10在存储模式和工作模式之间过渡时，字线电压大于VSS，但小于VDD。随着字线电压的增加，与存储模式相关的静态噪声容限下降，当字线电压持续增加时，存储模式的静态噪声容限开始变为负的。当存储模式的静态噪声容限变为负的时，工作模式的静态噪声容限应该为正的，以防止该单元变得不稳定以及无意地改变逻辑状态。换句话说，工作模式的静态噪声容限应该“覆盖”存储模式的静态噪声容限。一般来说，当字线电压小于或等于3.0伏特，并假定电源电压近似等于5.0伏特时，存储模式的静态噪声容限应该保持为正的。在每种模式中都应该有足够的静态噪声容限以允许诸如非准直性的加工变化、VT变化，WEFF及有效沟道长度(LEFF)限制，以及为了所有设计电源的接头位置。在制备过程中，通常通过写入一个预定格式的数据，然后读出该数据来对SRAM单元加以测试。如果该预定格式有变化，则该存储器就有有缺陷的单元。探针测试仪通常被用来检测存储器阵列中的有缺陷的单元。例如在单元中开路或短路这样的缺陷是比较容易检测到的。但是，当使用标准测试技术时，某些缺陷不会形成易检测的故障。这些缺陷通常被称为“软缺陷”。这些所谓的软缺陷难于检测，这时因为它们可能不会引起单元的失灵，并且仅仅在某些条件下出现。另外，由于软缺陷的存在会引起单元出错的那些条件在测试过程中难以再现。例如，一个软缺陷可能引起漏电流流过该单元，如果该单元在一定时间长度内处于存储模式下时，这个漏电流可能导致该单元失灵。过去，这种软缺陷是这样来被检测的，即首先写一个预定格式(的数据)到该存储器阵列中，等待一定时间，然后检测该预定格式是否已变化。但是，可能要求长至30秒这样的等待时间，一个需30秒等待周期的探针测试过程会实质上增加了测试存储器所需的时间。某些软缺陷可能仅仅出现在操作过本文档来自技高网...

【技术保护点】
在一个有一个静态随机存取存储单元阵列的存储器中，每个存储单元被耦合到一个比特线对和一个字线上，所述字线用于传导字线电压以访问耦合到该字线上的存储单元，每个存储单元耦合到一个电源电压端上，一种用于测试所述阵列以检测有缺陷的存储单元的方法，其特征在于包括以下步骤： 提供一个第一电源电压到所述电源电压端上； 将具有第一逻辑状态的一个数据比特写入到一个存储单元中； 提供一个第二电源电压所述电源电压端上，该第二电源电压具有比所述第一电源电压更低的电势； 在该存储器阵列正被施加所述第二电源电压的同时，将具有第二逻辑状态的一个数据比特写入到该存储单元之中； 提供所述字线电压到所述字线上，该字线电压具有比所述第一电源电压更低的电势；以及 检测该数据比特的逻辑状态是否已经变成与所述第二逻辑状态不同的一种逻辑状态。

【技术特征摘要】
US 1993-9-3 1161921.在一个有一个静态随机存取存储单元阵列的存储器中，每个存储单元被耦合到一个比特线对和一个字线上，所述字线用于传导字线电压以访问耦合到该字线上的存储单元，每个存储单元耦合到一个电源电压端上，一种用于测试所述阵列以检测有缺陷的存储单元的方法，其特征在于包括以下步骤提供一个第一电源电压到所述电源电压端上；将具有第一逻辑状态的一个数据比特写入到一个存储单元中；提供一个第二电源电压所述电源电压端上，该第二电源电压具有比所述第一电源电压更低的电势；在该存储器阵列正被施加所述第二电源电压的同时，将具有第二逻辑状态的一个数据比特写入到该存储单元之中；提供所述字线电压到所述字线上，该字线电压具有比所述第一电源电压更低的电势；以及检测该数据比特的逻辑状态是否已经变成与所述第二逻辑状态不同的一种逻辑状态。2.在一个具有一个静态随机存取存储单元阵列的存储器中，该阵列的每个存储单元耦合到一个比特线对和一个字线上，该字线用于传导一个字线电压以访问耦合到其上的存储单元，以及每个存储单元耦合到一个阵列电源电压端上，一种用于测试该阵列以检测出有缺陷的存储单元的方法，其特征在于包括以下步骤提供一个第一电源电压到该阵列电源电压端上;将一个第一预定测试格式写入到该阵列中;提供一个第二电源电压到该阵列电源电压端，该第二电源电压具有比所述第一电源电压更低的电势;在该阵列正被施加上所述第二电源电压的同时，将一个第二预定测试格式写入到该阵列中;提供所述字线电压到每个字线上，该字线电压具有比所述第一电源电压更低的电势;以及检测该第二预定格式是否已经变化。3.根据权利要求2的方法，其特征在于提供字线电压的步骤进一步包括在所述字线为较低电势时在一个读周期中访问所述阵列的步骤。4.根据权利要求2的方法，其特征在于所述第二预定格式是与所述第一预定格式逻辑互补的。5.一种集成电路存储器，具有多个耦合到比特线和耦合到字线上的存储单元，其特征在于一个电源电压端，用于给所述存储器提供一个工作电压;一个阵列电源电压端，用于给所述多个存储单元提供一...

【专利技术属性】
技术研发人员：劳润思N赫尔，约翰D波特，玛丽安库尼斯，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]