可容忍短路的电阻交叉点阵列制造技术

一种数据存储器件包括存储单元的电阻单元交叉点阵列。每个存储器单元包括存储器元件和与存储器元件串联连接的电阻元件。电阻元件在读出操作期间大体衰减流经短路的存储器元件的任何潜通路电流。数据存储器件可以是磁随机存取存储器（“ＭＲＡＭ”）器件。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及数据存储器件。尤其，本专利技术涉及包括电阻单元交叉点存储器阵列的数据存储器件。
技术介绍
磁随机存取存储器(“MRAM”)是被视为数据存储器的非易失性存储器。典型的MRAM器件包括存储器单元阵列。字线沿着存储器单元行延伸，并且位线沿着存储器单元列延伸。把各个存储器单元放置在字线和位线的交叉点。存储器单元包括自旋相关隧道(“SDT”)结器件。SDT结器件的磁化在任何给定时间都假设两个稳定取向之一。这两个稳定取向，即平行与反平行，代表逻辑值“0”和“1”。接着磁化取向影响SDT结器件的电阻。如果磁化取向为平行，SDT结器件的电阻为第一值R；如果磁化取向为反平行，SDT结器件的电阻为第二值R+ΔR。SDT结器件的磁化取向以及其逻辑状态可通过检测其电阻状态读出。但是，阵列中的存储器单元通过多个平行路径耦合一起。在一个交叉点看到的电阻等于在那个交叉点的存储器单元的电阻与在其他行和列中的存储器单元的电阻的并联。在这一方面，存储器单元的阵列的特征为交叉点电阻器网络。SDT结器件具有仅为几个原子厚的隧道阻挡层。控制制造用于整个存储器单元阵列的这种薄阻挡层的制造过程是困难的。可能一些阻挡层比设计的薄或包含结构缺陷。如果某存储器单元具有有缺陷或比设计的薄的隧道阻挡层，这些存储器可能被短路。如果一个SDT结器件被短路，短路的SDT结器件将不能使用。在不使用开关或二极管来将存储器单元相互隔离的阵列中，还将造成同一列中的其他存储器单元不能使用。这样，一个短路的SDT结存储器单元会引起列宽错误。可使用纠错码来从整列不可使用的存储器单元恢复数据。但是，从时间观点和计算观点看，在一个列中校正上千或更多的位代价高。而且，典型的存储器件可能1列以上带有短路的SDT结器件。因此，需要克服与电阻单元交叉点存储器阵列中的短路的SDT结器件相关的问题。
技术实现思路
根据本专利技术的一个方面，存储器单元的电阻单元交叉点阵列包括存储器元件和与存储器元件串联连接的线性电阻元件。如果存储器元件短路，短路的存储器元件将引起随机的位出错。但是，短路的存储器元件不会引起列宽错误。本专利技术的其他方面和优点从下面参考附图的具体描述中变得更明显，该图以举例方式图示出本专利技术的原理。附图说明图1是根据本专利技术的存储器单元阵列的MRAM器件的表示；图2a是MRAM器件的存储器单元的表示；图2b是图2a所示的存储器单元的电路等效图；图3a和3b是在对选择的存储器单元进行读出操作期间流过存储器单元阵列的等效电路的电流表示；图4是读出存储器单元阵列中存储器单元的第一方法的表示；图5是读出存储器单元阵列中存储器单元的第二方法的表示；图6是读出存储器单元阵列中存储器单元的第三方法的表示；图7是用于图1的器件的另一存储器单元的表示；图8是用于图1的器件的又一存储器单元的表示；图9是包括多级的MRAM芯片的表示；图10是包括一个或多个MRAM芯片的机器的表示。具体实施例方式为说明目的的附图所示，本专利技术以包括存储器单元的电阻交叉点阵列和用于检测存储器单元的电阻状态的电路的MRAM器件体现。器件不包括在读出操作期间用于将存储器单元相互隔离的开关或二极管。代替的是，电路通过把相等电势施加于选择的和某未选择的字线和位线而隔离选择的存储器单元。施加相等电势可防止寄生电流干扰读出操作。各个存储器单元包括与存储器元件串联连接的线性电阻元件。如果存储器元件被短路，短路的存储器元件将引起随机的位出错。但是，短路的存储器元件不会引起列宽错误。随机的位故障可通过远比列宽故障更快更容易的ECC来校正。现在参考图1，其表示MRAM器件8，包括存储器单元12的阵列10。存储器单元12成行和列排列，行沿着X方向延伸、列沿着Y方向延伸。仅相对小的数目的存储器12被表示出来，为的是简化本专利技术的描述。实际上，可使用任何大小的阵列。用作字线14的迹线沿着存储器单元阵列10的一侧上的平面中的X方向延伸。用作位线16的迹线沿着存储器单元阵列10的相对一侧上的平面中的Y方向延伸。对于阵列10每行可有一个字线14，对于阵列10每列可有一个位线16。每个存储器单元12都被放置在相应字线14和位线16的交叉点处。MRAM器件8还包括行解码电路18。在读出操作期间，行解码电路18可施加恒定电压(Vs)或地电势到字线14。恒定电压(Vs)可由外部电路提供。MRAM器件8还包括用于在读出操作期间检测选择的存储器单元12的电阻的读出电路和用于在写入操作期间对选择的存储器单元12的磁化进行取向的写入电路。写入电路未图示，为的是简化对本专利技术的解释。读出电路20包括多个导向电路22和检测放大器24。多个位线16连接于每个导向电路22。每个导向电路22包括一组开关，其可将每个位线16连接于操作电位源或检测放大器24。检测放大器24的输出被提供给数据寄存器30，该寄存器30再连接于MRAM器件8的I/O垫32。图2a表示阵列10的一列的几个存储器单元12。每个存储器单元12包括存储一位信息来作为磁化取向的MRAM元件50。MRAM元件50的磁化可在任何给定时间假设两个稳定取向之一。这两个稳定取向，即平行与反平行，代表逻辑值“0”和“1”。磁化取向影响电阻。如果磁化取向为平行，存储器单元的电阻为第一值(R)，如果磁化取向从平行改为反平行，存储器单元的电阻增加到第二值(R+ΔR)。存储器元件50并不限于任何特定类型。例如，存储器元件50可以是SDT结器件。各个存储器单元12还包括其存储器元件50与字线14之间的第一欧姆触点52和其存储器元件50与位线16之间的第二欧姆触点54。字线14与位线16通常是诸如铝或铜的金属构成的低电阻导体。欧姆触点52和54提供金属线14和16与存储器元件50的磁性层之间的连接。尽管，第一和第二欧姆触点52和54作为独立元件52和54表示，应理解可去掉这些独立的元件52和54并且将金属线14与存储器元件50直接接触。各个存储器单元12还包括存储器元件50与金属线14或16之一之间的线性电阻元件56。图2a碰巧表示出字线14与存储器元件50之间的线性电阻元件56。但是，替代的是电阻元件56可位于位线16与存储器元件50之间。电阻元件56并不限定于任何特定种类的材料。电阻元件56可由半导体材料(如，碳、硅、锗、碲化铟、碲化锑)、半导体-金属合金(例如硅-钽)、介电体(例如氧化铝、氧化钽、氧化镁、氧化硅、氮化硅、氮化铝)、介电-金属复合物(例如氧化铝-金)或聚合物构成。电阻材料应与制造过程兼容并满足电阻要求。对于制造存储器单元所希望的亚微尺寸，串联连接的电阻元件56的电阻率(ρ)通常在0.1到1,000欧姆-厘米的范围内。电阻(R)将根据等式R＝(ρt)/A由电阻元件56的厚度(t)和平面面积(A)确定。电阻率范围数量级大于金属中测量的数量级，但位于半导体、金属与半导体合金、以及复合介电-金属体系提供的电阻率范围中。作为例子，具有A＝0.1μm2的平面面积的由厚度t＝50nm且电阻率ρ＝20欧姆-厘米的薄膜构成的电阻元件56具有100千欧的电阻。如果电阻元件56是介电(例如绝缘)膜，那么，通过电子隧道而不是等式R＝(ρt)/A来控制电阻。对于介电膜，隧道电阻是膜厚的强函数。厚度范围为0.5到10nm内的介电膜适用于电本文档来自技高网...

【技术保护点】
一种数据存储器件（８），包括存储器单元（１２）的电阻单元交叉点阵列（１０），每个存储器单元（１２）包括存储器元件（５０）；和与存储器元件（５０）串联连接的线性电阻元件（５６）。

【技术特征摘要】
US 2000-9-15 09/6637521.一种数据存储器件(8)，包括存储器单元(12)的电阻单元交叉点阵列(10)，每个存储器单元(12)包括存储器元件(50)；和与存储器元件(50)串联连接的线性电阻元件(56)。2.根据权利要求1的器件，其中电阻元件(56)是存储器元件上的电阻膜(56，70)。3.根据权利要求1的器件，其中电阻元件(56)包括另一存储器元件。4.根据权利要求1的器件，其中电阻元件(56)由半导体材料构成。5.根据权利要...

【专利技术属性】
技术研发人员：FA佩尔纳，TC安东尼，
申请(专利权)人：惠普公司，
类型：发明
国别省市：US[美国]