用以控制一非同步先进先出存储器的装置及其操作方法制造方法及图纸

本发明专利技术提供一种用以控制一非同步先进先出（ＦＩＦＯ）记忆体的装置及方法。该非同步先进先出记忆体具有各自独立运转的读取及写入时脉信号。一些含ｎ位元的循环式灰阶码计数器被用来协调该非同步先进先出记忆体中的读取及写入部分的操作，其中，ｎ系大于一的任何整数。额外的二进制计数器被用来累计上述循环式灰阶码计数器的读取及写入的满溢状态（ｏｖｅｒｆｌｏｗｓ）。当任一循环式灰阶码计数器系于满溢状态时，该读取或写入计数器被转送至各自的二进制计数器以记录上述先进先出记忆体的存取动作。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术系有关于一种先进先出随机存取记忆体(FIFO RAM)，尤其是有关于一种用以控制一非同步双端口FIFO记忆体存取的装置及方法。灰阶码方式是常用来解决上述问题的方式的一。灰阶码是一单位的距离码；也就是，相邻两码间只有一位元是不同的。附图说明图1显示一3位元灰阶码计数器的例子。灰阶码方法可在读取或写入指标被取样时，将产生转换稳定问题的位元数降至最低。每次取样的值最多只有一位元的错误。这意谓着灰阶码指标只改变两相邻值间的其中一个位元值。计数器中的前一及目前值会被取样并校正，用以检查先进先出指标。图2说明一非同步双端口先进先出记忆体，其包含一深度为8的字组(未显示)。使用二个3位元的灰阶码指标21、22(即前述读取指标及写入指标)，不同的读写频率RCLK、WCLK及它们相对应的同步电路210、220来架构上述先进先出记忆体。当读取指标及写入指相等时，先进先出记忆体内真的没有任何储存资料(以FIFO_EMPTY表示之)。当下一个写入指标值等于读取及写入先进先出状态指示器23、24所显示的目前读取指标值时即代表先进先出记忆体内已存满(以FIFO_FULL表示之)。如上述，读取指标21及写入指标22有需要先利用灰阶至二进制计数器25、26以转换成二进制的读取及写入输出形式，以指示在先进先出记忆体中的读取与写入位址，并接着在读取及写入二进制计数器27、28中做减法运算，以决定目前在先进先出记忆体中的剩余可用空间。虽然上述灰阶码方法解决转换稳定度(metastability)的问题，然而，上述方法具有下列三个缺点。第一，当架构一长串非同步先进先出记忆体时，这个方法很难以一具有灰阶码编码状态的状态机器(statemachine)的形式来编码计数器。第二，合并FIFO_FULL信号及复杂的灰阶码配置的侦测方式会引起时序迟缓(timing slacks)并占据大电路面积的问题。例如，须要比较8种条件，以决定若是架构一3位元灰阶码计数器时，是否先进先出记忆体会近乎满载的状况。这8种条件包含如当写入指标write_pointer中的虚拟码(pseudo code)为“100”且读取指标read_pointer中的虚拟码为“000”时，则FIFO_FULL中的虚拟码为值“1”；当写入指标write_pointer中的虚拟码(pseudo code)为“000”且读取指标read_pointer中的虚拟码为“001”时，FIFO_FULL中的虚拟码为值“1”...等等。最后，使用灰阶码方法需要灰阶对二进制的转换器及减法器，以指示先进先出记忆体的各种状态，这样会让成本大增。例如，图3显示一n位元灰阶对二进制转换所需的电路及方程式，其中n是大于一的任何整数。此例中，假如各位址具有n位元宽度，则一来自灰阶计数器31的n位元输入值的每一位元拥有一输入线，且同样地，n位元输入线分别对应至n位元输出线34以形成一输出至二进制计数器32的n位元输出值，其中n是大于一的任何整数。利用互斥闸(XOR)35及图中所给予的方程式Bn、Bi来完成上述n位元灰阶对二进制转换的功能，其中n是大于一的任何整数。当n值越大时，则所需的转换电路及方程式也越复杂。成本也会随着复杂的转换电路及方程式显著地增加。本专利技术的另一目的系提供一种具有n位元灰阶码计数器以协调上述先进先出记忆体的读取及写入两部分的非同步双端口先进先出(FIFO)记忆体。本专利技术的一种用以控制一非同步先进先出记忆体的装置，其特征在于包括一双端口先进先出记忆体，具有一读取端口及一写入端口，以在不同操作频率下各自读取及写入资料、一对n位元循环式灰阶码计数器，以协调上述双端口先进先出记忆体中的读取及写入操作频率、以及一n位元满溢二进制计数器，以累计上述该对n位元循环式灰阶码计数器的满溢状态，其中，n是大于一的任何整数。进一步包括一先进先出状态计数器，将其连接至上述双端口先进先出记忆体、该对n位元循环式灰阶码计数器及该n位元满溢二进制计数器，以指示上述双端口先进先出记忆体的操作位址及使用率，如此，当上述双端口先进先出记忆体尚未存满(not full)但该对n位元循环式灰阶码计数器却已满溢时，使该n位元满溢二进制计数器继续在途中要求信号(comingrequest)的计数工作。上述操作位址为一读取位址或写入位址。一种用以控制一非同步先进先出记忆体的装置，其特征在于包括一具有一写入累积二进制计数器的写入满溢控制器，上述写入累积二进制计数器含有一用以接收一外部写入要求信号的第一输入端、一第二输出端、一第三输入端及一用以输出一写入累积信号的输出端；一连接至上述写入满溢控制器的写入协调单元，具有一第一同步电路、一具有n位元循环式灰阶码的写入主计数器(master counter)、一第二同步电路以及一具有n位元循环式灰阶码的读取从属计数器(slavecounter)，其中，上述第一同步电路接收一写入从属信号(slave signal)并输出一第一同步信号至上述写入满溢控制器的第二输入端，上述具有n位元循环式灰阶码的写入主计数器(master counter)接中上述第一同步信号、上述外部写入要求信号及上述写入累积信号并输出一写入主信号至上述写入满溢控制器的第三输入端，以与上述写入从属信号做比较，上述第二同步电路接收一读取主信号并输出一第二同步信号以及上述具有n位元循环式灰阶码的读取从属计数器(slave counter)接收上述第一同步信号并输出一读取从属信号；一写入先进先出状态指示器，包含一写入指标及一写入位准指标，其中，上述写入指标具有一用以接收上述外部写入要求信号的输入端及一用以输出一写入位址信号的输出端而上述写入位准指标具有一用以接收来自上述写入协调单元的第二同步信号的第一输入端、一用以接收来自上述写入协绸单元的读取从属信号以与上述读取主信号做比较的第二输入端、一用以接收上述外部写入要求信号的第三输入端及一用以输出一先进先出记忆体已满(full)信号至外部的输出端；一非同步双端口先进先出记忆体，具有一连接至上述写入协调单元的输入端口及一输出端口，其中，利用上述输入端口写入资料并利用上述输出端口读取资料；一连接至上述非同步双端口先进先出记忆体的输出端口的读取协调单元，具有一第三同步电路、一具有n位元循环式灰阶码的写入从属计数器(slave counter)、一具有n位元循环式灰阶码的读取主计数器(mastercounter)及一第四同步电路，其中，上述第三同步电路接收来自上述写入协调单元的写入主信号并输出一第三同步信号，上述具有n位元循环式灰阶码的写入从属计数器(slave counter)输出上述写入从属信号至上述第一同步电路，上述具有n位元循环式灰阶码的读取主计数器(mastercounter)具有一用以接收一外部读取信号的第一输入端、一第二输出端一用以输出上述读取主信号至上述第二同步电路的第一输出端及一第二输出端，以及上述第四同步电路具有一用以接收来自上述写入协调单元的读取从属信号的输入端及一用以输出一第四同步信号的输出端；一具有一读取累积二进制计数器的读取满溢控制器，上述读取累积二进制计数器含有一用以接收一外部读取要求信号的第一输入端、一用以接收上述第四同步信号的第二输出端、一本文档来自技高网...

【技术保护点】
一种用以控制一非同步先进先出记忆体的装置，其特征在于包括一双端口先进先出记忆体，具有一读取端口及一写入端口，以在不同操作频率下各自读取及写入资料、一对ｎ位元循环式灰阶码计数器，以协调上述双端口先进先出记忆体中的读取及写入操作频率、以及一ｎ位元满溢二进制计数器，以累计上述该对ｎ位元循环式灰阶码计数器的满溢状态，其中，ｎ是大于一的任何整数。

【技术特征摘要】
US 2002-3-15 10/099,2361.一种用以控制一非同步先进先出记忆体的装置，其特征在于包括一双端口先进先出记忆体，具有一读取端口及一写入端口，以在不同操作频率下各自读取及写入资料、一对n位元循环式灰阶码计数器，以协调上述双端口先进先出记忆体中的读取及写入操作频率、以及一n位元满溢二进制计数器，以累计上述该对n位元循环式灰阶码计数器的满溢状态，其中，n是大于一的任何整数。2.如权利要求1所述的用以控制一非同步先进先出记忆体的装置，其特征在于进一步包括一先进先出状态计数器，将其连接至上述双端口先进先出记忆体、该对n位元循环式灰阶码计数器及该n位元满溢二进制计数器，以指示上述双端口先进先出记忆体的操作位址及使用率，如此，当上述双端口先进先出记忆体尚未存满(not full)但该对n位元循环式灰阶码计数器却已满溢时，使该n位元满溢二进制计数器继续在途中要求信号(coming request)的计数工作。3.如权利要求1所述的用以控制一非同步先进先出记忆体的装置，其特征在于上述操作位址是一读取位址。4.如权利要求1所述的用以控制一非同步先进先出记忆体的装置，其特征在于上述操作位址是一写入位址。5.一种用以控制一非同步先进先出记忆体的装置，其特征在于包括一具有一写入累积二进制计数器的写入满溢控制器，上述写入累积二进制计数器含有一用以接收一外部写入要求信号的第一输入端、一第二输出端、一第三输入端及一用以输出一写入累积信号的输出端；一连接至上述写入满溢控制器的写入协调单元，具有一第一同步电路、一具有n位元循环式灰阶码的写入主计数器(master counter)、一第二同步电路以及一具有n位元循环式灰阶码的读取从属计数器(slavecounter)，其中，上述第一同步电路接收一写入从属信号(slave signal)并输出一第一同步信号至上述写入满溢控制器的第二输入端，上述具有n位元循环式灰阶码的写入主计数器(master counter)接中上述第一同步信号、上述外部写入要求信号及上述写入累积信号并输出一写入主信号至上述写入满溢控制器的第三输入端，以与上述写入从属信号做比较，上述第二同步电路接收一读取主信号并输出一第二同步信号以及上述具有n位元循环式灰阶码的读取从属计数器(slave counter)接收上述第一同步信号并输出一读取从属信号；一写入先进先出状态指示器，包含一写入指标及一写入位准指标，其中，上述写入指标具有一用以接收上述外部写入要求信号的输入端及一用以输出一写入位址信号的输出端而上述写入位准指标具有一用以接收来自上述写入协调单元的第二同步信号的第一输入端、一用以接收来自上述写入协绸单元的读取从属信号以与上述读取主信号做比较的第二输入端、一用以接收上述外部写入要求信号的第三输入端及一用以输出一先进先出记忆体已满(full)信号至外部的输出端；一非同步双端口先进先出记忆体，具有一连接至上述写入协调单元的输入端口及一输出端口，其中，利用上述输入端口写入资料并利用上述输出端口读取资料；一连接至上述非同步双端口先进先出记忆体的输出端口的读取协调单元，具有一第三同步电路、一具有n位元循环式灰阶码的写入从属计数器(slave counter)、一具有n位元循环式灰阶码的...

【专利技术属性】
技术研发人员：许馥畴，叶国炜，
申请(专利权)人：矽统科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]