多端口压缩sRAMs(静态随机存取存储器)的真速内建自测试制造技术

对一个多端口压缩ｓＲＡＭ（ＣｓＲＡＭ）的一个内建自测试（ＢＩＳＴ），使用一个ＢＩＳＴ控制器，该ＢＩＳＴ控制器以系统速度运行，而对ＣｓＲＡＭ以存储器的速度进行测试。测试电路允许每系统时钟周期对ＣｓＲＡＭ进行多次任意访问。这样便能检测出ＣｓＲＡＭ中的与时间有关的缺陷。ＣｓＲＡＭ被虚拟划分为“ｋ”个分区，用相等和互补的测试数据从不同的端口同时测试这些分区。在排列于存储器阵列周围的一个测试环中增加最少的硬件便可以使用一个常规的（ＢＩＳＴ）控制器。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
有关技术说明一个随机存取存储器(RAM)包括许多存储元件或单元，每一单元有若干端口。通常，一个端口包括5个可与外部设备连接的接口，即一个数据输入接口、一个数据输出接口、一个时钟接口、一个地址接口和一个控制(写/读)接口。对于单端口的存储器，可以对存储单元按地址顺序访问，而且向/从各存储单元写入或读出一个数据位(0或1)。电信行业新一代的ASICs(专用集成电路)要求容量更大及速度更快的存储器。为满足对数据处理越来越高的要求，研制出了压缩sRAMs(CsRAMs)，该CsRAMs减少了常规存储器所需的硅面积及峰值功耗。由于其更高的产出、更低的成本及更快的访问时间，压缩静态随机存储器如今在ASICs中被大规模地应用。一个CsRAM采用一个多端口的存储设计方法，其中多个端口以时间片的方式共享一组读/写和地址译码电路。也就是说，在同一个系统时钟周期中，每一端口被给予周期时间的一小片断通过同一读/写电路和同一地址解码器访问存储器。与一个常规的多端口存储器相比，一个与常规的存储器支持同样数目端口的CsRAM所占用的硅面积要少得多。按照惯例，对一个存储设备的测试包括在一个事先设定的存储单元写入一个数据模式、从各存储单元读出数据并将其与应已经写入该存储单元的数据进行比较。过去，在制造现场使用一个外部测试装置对存储设备进行测试，该测试装置向被测试存储器提供控制信号、地址信号及数据信号，并且对输出数据进行测定，以确定该存储器是否符合要求。随着单个芯片上存储器单元的密度的增加，同样增加了在将电路封装在一个ASIC(专用集成电路)后对电路进行测试的需求。一个在制造测试时尚未发现的缺陷将导致应用领域中预料不到的损失。然而，测试存储器芯片不是一个容易的任务。例如，与外部设备的连接数量就是有限的。在整个存储器中直接使用多个物理端口是极端复杂并且不可行的。测试嵌在ASICs中的存储块是非常具有挑战性的。首先，高速存储器使用一个小幅差动信号摆动(a small differential signal swing)，因此必须使用特殊测试算法，这使得缺陷检查变得困难。此外，由于集成电路的规模在增大，缺陷的数量和类型也在增多。结果，测试不同类型缺陷所要求的测试模式的数量及执行模式的持续时间均随着内存容量的增大而增大。而且，当阵列深埋在逻辑当中时，为了读/写而访问存储器、然后比较其响应是一个重大的挑战。最终，高速存储器的缺陷测定所需要的测试模式变得更加复杂，结果导致测试时间的延长和芯片尺寸的增大。针对这一问题的一般解决方案为，将额外的测试电路嵌入到芯片本身并执行一个内建自测试(BIST)。包含在ASIC中的一个BIST为一个用最短的测试时间来得到很高的缺陷覆盖范围的极好的办法。通用的BIST控制器包括一个提供特定序列写、读及比较操作的有限状态机(FSM)。测试可以由使用者在任何需要的时候进行，或者可以在启动后自动开始。在本专利技术公开中，所使用的“BIST”指实际测试，而“BIST控制器”指执行BIST的电路。测试CsRAMs的方法包括一个分为两部分的测试，第一部分为对CsRAM的控制逻辑的扫描测试，而第二部分为测试存储器本身的一个常规BIST。虽然这一方法对控制逻辑与该存储器的静态缺陷有一个好的覆盖范围，它却漏掉了存储器中许多与时间有关的缺陷。概言之，常规的存储器测试方法应用在CsRAMs上不能产生一个满意的覆盖范围。这主要是因为这样一个事实，即CsRAMs以比系统时钟快几倍的内部时钟来运行。通常，以低许多的系统时钟速度测试CsRAMs，因此许多与时间有关的缺陷没有被发现。为了检测出存储器中所有与时间有关的缺陷，需要一个以整个存储器速度来测试CsRAMs的实用的方法来。本专利技术的一个目的为完全减轻或部分减轻以上所述的现有技术BIST控制器的缺点。本专利技术的另一个目的是使用一个标准的内建自测试(BIST)控制器来检测CsRAMs中的大部分或所有与时间有关的缺陷。根据本专利技术的测试方法，要求在一个常规存储器阵列周围增添最少的测试电路并且对常规测试算法做最小限度的变更。需要理解的是，本专利技术的实施可以为一片专用的BIST控制器。根据本专利技术的一个方面，提供了一个在CsRAM的工作速度测试一个2-端口压缩静态随机存取存储器(CsRAM)的方法。该方法包括一个第一测试期和一个第二测试期。第一测试期包括产生一个第一组测试数据和与第一组测试数据可相同或互补的一个第二组测试数据，同时将该第一组测试数据写入该CsRAM中的一个第一分区及将第二组测试数据写入CsRAM中的一个第二分区，从第一分区中读出一个第一输出数据及从第二分区中读出一个第二输出数据，将该第一输出与第二输出分别与第一组和第二组测试数据比较，并且当不管是第一输出与第一组测试数据不同时还是第二输出与第二组测试数据不同时，则宣布发现一个缺陷。第二测试期包括同时将第一组测试数据写入CsRAM的第二分区及将第二组测试数据写入CsRAM的第一分区，从第二分区中读出第一输出数据及从第一分区中读出一个第二输出数据，再一次，将每一输出分别与第一组和第二组测试数据比较，并且当不管是第一输出与第一个组测试数据不同时还是第二输出与第二组测试数据不同时，均宣布发现一个缺陷。测试一个2-端口的CsRAM的方法可以用来测试多端口的CsRAMs。根据本专利技术的另一方面，提供了一个具有一个第一端口和一个第二端口的CsRAM的测试电路。该电路包含以下部分一个连接到该第一端口的第一地址多路器单元和一个连接到该第二端口的第二地址多路器单元，用来分别在所述CsRAM的一个第一分区和一个第二分区中选择一个测试地址和一个系统地址中的一个；一个连接到该第一端口的一个第一数据多路器单元和一个连接到该第二端口的一个第二数据多路器单元，用来分别在所述CsRAM的一个第一分区和第二分区中提供一个测试数据字和一个系统数据字中的一个；一个连接到该第一端口的一个第一写/读(W/R)多路器单元和一个连接到该第二端口的一个第二W/R多路器单元，用来为该第一分区和第二分区均提供一个测试写/读指令和一个系统读/写指令中的一个；一个内建自测试(BIST)控制器，用来同时在该第一和第二端口上产生上述测试地址、测试数据字和测试写/读指令，和用来从所述CsRAM接收一个输出数据，从而以比系统时钟更快的一个存储器的工作速度来执行对该CsRAM的测试。有利的是，依照本专利技术的方法检测到CsRAMs中的不能被常规测试方法发现的大部分或所有与时间有关的缺陷，因为本专利技术以存储器的工作速度测试CsRAM。整个说明书中将使用同样的标记来表示同样的单元。附图说明图1B显示了用来表示2-端口CsRAM 10的输入和输出的符号。信号W0、D0、Add0和Q0代表CsRAM 10的第一端口p0的写入启动、数据输入、地址、和地址输出。同样，信号W1、D1、Add1和Q1代表CsRAM 10的第二端口p1的写入启动、数据输入、地址、和地址输出。结合图1A、1B、2和3A描述了该2-端口的CsRAM 10的工作过程。在每一个sysClk中，信号W0/W1、D0/D1和Add0/Add1自sysClk上升沿开始的一个间隔a后被送入CsRAM 10。初始时，发生器12产生一个第一脉冲，即如图2所本文档来自技高网...

【技术保护点】
一个以压缩静态随机存取存储器（ＣｓＲＡＭ）的工作速度测试一个２－端口ＣｓＲＡＭ的方法，包括：（ａ）产生一个第一组测试数据和一个第二组测试数据；（ｂ）通过一个第一端口将上述第一组测试数据写入上述ＣｓＲＡＭ的一个第一分区，同时通过一个第 二端口将上述第二组测试数据写入上述ＣｓＲＡＭ的一个第二分区；（ｃ）通过上述第一端口从上述第一分区读出一个第一输出数据，并且通过上述第二端口从上述第二分区读出一个第二输出数据；和（ｄ）将上述第一输出和第二输出的每一个与上述相应的第一和 第二组测试数据相比较，并且只要当上述第一输出与上述第一组测试数据不同时或当上述第二输出与上述第二组测试数据不同时，则宣布发现一个缺陷。

【技术特征摘要】
1.一个以压缩静态随机存取存储器(CsRAM)的工作速度测试一个2-端口CsRAM的方法，包括(a)产生一个第一组测试数据和一个第二组测试数据；(b)通过一个第一端口将上述第一组测试数据写入上述CsRAM的一个第一分区，同时通过一个第二端口将上述第二组测试数据写入上述CsRAM的一个第二分区；(c)通过上述第一端口从上述第一分区读出一个第一输出数据，并且通过上述第二端口从上述第二分区读出一个第二输出数据；和(d)将上述第一输出和第二输出的每一个与上述相应的第一和第二组测试数据相比较，并且只要当上述第一输出与上述第一组测试数据不同时或当上述第二输出与上述第二组测试数据不同时，则宣布发现一个缺陷。2.如权利要求1所述的方法，进一步包括(e)通过上述第一端口将上述第一组测试数据写入上述CsRAM的上述第二分区，同时通过上述第二端口将上述第二组测试数据写入上述CsRAM的上述第一分区；(f)通过上述第一端口从上述第二分区读出上述第一输出数据，通过上述第二端口从上述第一分区读出上述第二输出数据；和(g)再次将上述第一输出和第二输出的每一个分别与上述相应的第一和第二组测试数据相比较，并且只要当上述第一输出与上述第一组测试数据不同时或是上述第二输出与上述第二组测试数据不同时，则宣布发现一个缺陷。3.如权利要求1所述的方法，其中，上述产生测试数据的步骤包括为上述第一组测试数据产生“w/2”个第一数据字；和为上述第二组测试数据提供“w/2”个第二数据字，每个第二数据字有一个与一个相应的第一数据字互补的二元值。4.如权利要求3所述的方法，其中，上述同时写入的步骤包括在上述第一分区中连续变大的地址上写入上述第一字；和在上述第二分区中连续变小的地址上写入上述第二字。5.如权利要求4所述的方法，其中，上述读出步骤包括从上述第一分区中连续变大的地址上读出上述第一字；和从上述第二分区中连续变小的地址上读出上述第二字。6.如权利要求3所述的方法，其中，上述同时写入步骤包括在上述第一分区中连续变小的地址上写入上述第一字；和在上述第二分区中连续变大的地址上写入上述第二字。7.如权利要求6所述的方法，其中，上述读出步骤包括从上述第一分区中连续变小的地址上读出上述第一字；和从上述第二分区中连续变大的地址上读出上述第二字。8.如权利要求1所述的方法，其中，在上述第一分区和第二分区之一中的一个地址包括与上述CsRAM的容量相应的一个行数和一个列数，而且其中行地址的最高有效位用作一个存储器分区的选择信号。9.如权利要求1所述的方法，其中，上述写和读的步骤包括一次写入多个单位的测试数据及一次读出多个单位的测试结果。10.如权利要求1所述的方法，其中，上述写和读的步骤包括一次写入和读出一个字。11.如权利要求1所述的方法，适用于一个多端口CsRAM。12.如权利要求1所述的方法，其中，上述第一分区和上述第二分区各为CsRAM大小的二分之一。13.如权利要求1所述的方法，其中，上述第一组测试数据包括与上述第二组测试数据相同的数据。14.一个具有一个第一端口和一个第二端口的CsRAM的测试电路，包括一个连接到上述第一端口的第一地址多路器单元和一个连接到上述第二端口的第二地址多路器单元，用来分别在上述CsRAM的一个第一分区和一个第二分区中选择一个测试地址和一个系统地址中的...

【专利技术属性】
技术研发人员：吴越俭，利乌卡林，
申请(专利权)人：北电网络有限公司，
类型：发明
国别省市：CA[加拿大]