高速存储系统、存储设备及校准方法和同步读出定时方法技术方案

通过使用至少一个标记信号使得高速同步存储子系统中的多个存储设备的读出反应时间相等。该标记信号的信号传播特性与读出时钟信号相等，从而自动补偿信号传播差。在检测到标记信号后，存储设备将在预定个数的时钟周期时开始输出与先前接收的读出命令相关的数据。对于每个标记信号，存储控制器在系统初始化时，检测发出读出命令与发出标记信号之间要求的延迟，以便使系统读出反应时间相等。然后该延迟在存储系统的正常操作中被应用于读出处理。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及高速同步存储系统，更具体而言，涉及控制存储设备的读出反应时间，使得从任何存储设备读取的数据都同时到达存储控制器。
技术介绍
附图说明图1示出一种典型的计算机系统。该计算机系统包括处理器500、存储子系统100p，和扩展总线控制器510。存储子系统100p和扩展总线控制器510通过局域总线520耦合到处理器500。扩展总线控制器510还至少耦合到一个扩展总线530，该扩展总线上可以连接各种外围设备540-542，如海量存储设备、键盘、鼠标、图形适配器、以及多媒体适配器。存储子系统100p包括存储控制器400p和多个存储模块301p-302p，每个存储模块都包括多个存储设备，例如，模块302p的DRAM-1101p和DRAM-2102p。每个存储设备101p-104p都是高速同步存储设备。尽管图1中仅示出两个存储模块301p和302p及其关联的信号线401ap，401bp，402ap，402bp，403p，406p，407p，但应当指出，可以使用任意数量的存储模块。类似地，图中示出尽管每个存储模块只具有两个存储设备101p-102p，103p-104p，但存储模块301p-302p可以具有更多或更少的存储设备101p-104p，典型的配置在每个存储模块上可以具有8或9个存储设备。信号线401ap，401bp，402ap，402bp，和403p称为数据总线150p，而信号线406p和407p称为命令/地址总线151p。数据总线150p包括多个数据信号线401ap和401bp，用于在存储控制器400p和存储设备101p-104p之间交换数据DATA。读取的数据从存储模块301p、302p输出，并且串行同步于读出时钟信号线402ap和402bp上自由运行的读出时钟信号RCLK。读出时钟信号RCLK由存储控制器400p产生，并且首先被驱动到距离存储控制器400p最远的存储模块302p，然后被驱动通过其它存储模块301p，返回到存储控制器400p。写入的数据从存储控制器400p输出，并串行同步于写入时钟信号线403p上自由运行的写入时钟信号WCLK。写入时钟由存储控制器400p产生，并首先被驱动到最近的存储模块301p，然后被驱动通过其它存储模块302p。多个命令信号线406由存储控制器400p用来向存储模块301p、302p发送命令CMD。同样。多个地址信号线407被存储控制器用来向存储模块301p、302p发送地址ADDR。数据总线150p或命令/地址总线151p可以有本领域公知的其它信号线，如，芯片选择线，图中未示出。命令CMD和地址ADDR还可以被存储模块301p、302p上的寄存器(未示出)缓存，然后再分布到各个模块的存储设备101p-104p。多个写入时钟信号线404p、多个数据信号线401a、401b、多个命令信号线406、以及多个地址信号线407的端部都连接一个端接器450，该端接器可以是电阻。当存储设备101p-104p接受一个读取命令时，与该读取命令相关的数据直到过了一定时间后才输出到数据总线150p上。该时间称为设备读取反应时间。每个存储设备101p-104p具有相关的最小设备读取反应时间，但可以运行于多个较大的读取反应时间。在存储控制器400p发出读取命令到读取的数据到达存储控制器400p的时间称为系统读取反应时间。系统读取反应时间等于存储设备101p-104p的设备读取反应时间和存储设备101p-104p与存储控制器400p之间的信号传播时间之和。因为存储模块301p比存储模块302p更靠近存储控制器400p，所以，位于存储模块301p上的存储设备101p和102p的信号传播时间比存储模块302p上的存储设备103p和104p的信号传播时间短。在高时钟频率下(例如，300MHz-至少533MHz)，信号传播时间的差会有很大影响。由于每个存储设备101p-104p的最小读取反应时间的不同和读取时钟RCLK沿读出时钟信号线402ap、402bp的信号传播时间的不同(例如，从DRAM-3103p输出的数据比从DRAM-1101p输出的数据要花更多的时间到达存储控制器400p，因为DRAM-3103p比DRAM-1101p距离存储控制器400p更远)，耦合到同一时钟信号线上的存储设备(如，DRAM-3103p和DRAM-1101p)的系统读取反应时间可能不同。强制存储控制器400p用不同的系统读出反应时间处理每个存储设备101p-104p的读出处理使得存储控制器400p具有不必要的复杂性。因此，需要一种装置和方法使得存储设备的系统读出反应时间相等，以减小存储控制器的复杂性。
技术实现思路
本专利技术提供一种方法和装置，用于在高速存储子系统中使存储设备的系统读出反应时间相等。本专利技术面向多个标记信号的应用，这些信号控制每个存储设备的设备读出反应时间。这些标记信号被以一种方式路由，使得它们的信号传播时间与读出时钟信号的传播时间相等。根据本专利技术的存储设备在其接收标记信号后预定数目的读出时钟周期，将开始输出与先前接受的读出命令相关的数据。因此，标记信号的定时决定存储设备的设备读出反应时间。根据本专利技术的存储控制器在初始化过程中将执行一个校准程序。该校准程序用于确定在读出命令与标记信号之间允许耦合到同一读出时钟信号线上的每个存储设备可靠地输出读取的数据所要求的最小定时差，即，符合每个设备的最小设备读出反应时间。可选地，该最小定时差可以预先确定，并存储在一个存储器(如，串行存在检测(serial presence detect)或SPDEEPROM)中，从而允许控制器设置定时差，而不必执行校准。定时差用于在正常运行中控制每个存储设备什么时候输出读取的数据。因为相似的路径长度和信号传播特性，标记信号与读出时钟路径具有相等的信号传播定时，因此，标记信号的信号传播时间自动补偿存储设备之间的信号传播时间差，从而保证在存储控制器看来，耦合到标记信号的每个存储设备的系统读出反应时间相等。在一个可选实施例中，标记信号对于每个存储模块来说是局部的，并且由同样位于该存储模块上的标记发生逻辑产生。在该系统下，标记信号与存储模块关联，用于使每个存储模块的存储设备的反应时间相等。附图简述通过以下结合附图提供的对本专利技术的详细说明，本专利技术的上述和其它优点和特征将会被更加清楚地理解。图1是说明具有高速存储子系统的计算机系统的框图；图2是根据本专利技术第一实施例的高速存储系统的框图；图3是说明图2所示高速存储系统的存储设备的框图； 图4是说明存储设备如何响应标记信号的流程图；图5是说明根据本专利技术第二实施例的高速存储系统的框图；图6是说明根据本专利技术第三实施例的高速存储系统的框图；图7是说明根据本专利技术第五实施例的高速存储系统的框图；图8是说明根据本专利技术第六实施例的高速存储系统的框图；具体实施方式下面参考附图，其中参考标号指示各个元件。图2中示出根据本专利技术第一实施例的典型存储子系统100。存储子系统100包括存储控制器400，其通过数据总线150和命令/地址总线151传输多个信号。数据总线150包括多个标记信号FL1、FL2，这些标记信号利用对应的多个标记信号线404、405传输的。每个标记信号线与对应的读出时钟信号线和耦合本文档来自技高网...

【技术保护点】
一种存储设备，包括：存储阵列；耦合到所述存储阵列的至少一个数据信号线；控制电路；耦合到所述控制电路的读出时钟信号线，用于接收读出时钟信号；耦合到所述控制电路的标记信号线，用于接收标记信号；耦合 到所述控制电路的至少一个命令信号线，用于接收命令；且其中，所述控制电路使得存储设备从与先前在所述至少一个数据信号线上接收到的命令关联的所述阵列输出数据，所述输出在控制电路接收到标记信号之后预定个数的读出时钟周期时开始。

【技术特征摘要】
【国外来华专利技术】US 2001-2-23 09/790,5381.一种存储设备，包括存储阵列；耦合到所述存储阵列的至少一个数据信号线；控制电路；耦合到所述控制电路的读出时钟信号线，用于接收读出时钟信号；耦合到所述控制电路的标记信号线，用于接收标记信号；耦合到所述控制电路的至少一个命令信号线，用于接收命令；且其中，所述控制电路使得存储设备从与先前在所述至少一个数据信号线上接收到的命令关联的所述阵列输出数据，所述输出在控制电路接收到标记信号之后预定个数的读出时钟周期时开始。2.如权利要求1所述的存储设备，其中所述先前接收到的命令是读出命令。3.如权利要求1所述的存储设备，其中所述先前接收到的命令是校准命令。4.如权利要求3所述的存储设备，其中所述数据是校准模式。5.如权利要求4所述的存储设备，其中所述校准模式包括至少两个连续的具有不同逻辑状态的位。6.如权利要求5所述的存储设备，其中所述校准模式将其第一位设置为二进制0，而将其后的所有位设置为二进制1。7.如权利要求5所述的存储设备，其中所述校准模式将其第一位设置为二进制1，而将其后的所有位设置为二进制0。8.如权利要求1所述的存储设备，其中所述存储设备与至少一个其它存储设备一起排列，该存储设备和所述至少一个其它存储设备中的每一个将它们的标记信号线相耦合，并将它们的命令信号线相耦合；且其中每个存储设备通过它们各自的标记信号线在该排列的每个存储设备接收到读出命令后相同个数的读出时钟周期时接收标记信号。9.如权利要求1所述的存储设备，其中所述存储设备在一个存储模块上与至少一个其它存储设备排列，该存储模块和所述至少一个其它存储设备中的每一个将它们的标记信号线耦合到位于存储模块上的标记发生逻辑。10.一种存储模块，包括多个存储设备，其中每个所述存储设备进一步包括存储阵列；耦合到所述存储阵列的至少一个数据信号线；控制电路；耦合到所述控制电路的读出时钟信号线，用于接收读出时钟信号；耦合到所述控制电路的标记信号线，用于接收标记信号；耦合到所述控制电路的至少一个命令信号线，用于接收一个读出命令；且其中，所述控制电路使得存储设备从与先前在所述至少一个数据信号线上接收到的命令关联的所述阵列输出数据，所述输出在控制电路接收到标记信号之后预定个数的读出时钟周期时开始。11.如权利要求10所述的存储模块，其中所述先前接收到的命令是读出命令。12.如权利要求10所述的存储模块，其中所述先前接收到的命令是校准命令。13.如权利要求12所述的存储模块，其中所述输出数据是校准模式。14.如权利要求13所述的存储模块，其中所述校准模式包括至少两个连续的具有不同逻辑状态的位。15.如权利要求14所述的存储模块，其中所述校准模式将其第一位设置为二进制0，而将其后的所有位设置为二进制1。16.如权利要求14所述的存储模块，其中所述校准模式将其第一位设置为二进制1，而将其后的所有位设置为二进制0。17.如权利要求10所述的存储模块，进一步包括标记发生逻辑，通过它们各自的标记信号线耦合到所述多个存储设备中的每一个。18.如权利要求17所述的存储模块，其中所述标记发生逻辑在向所述多个存储设备中的每一个发送一个读取命令后相同个数的读出时钟周期时向所述多个存储设备中的每一个发送所述标记信号。19.如权利要求18所述的存储模块，其中所述多个存储设备的每一个在接收到标记信号后相同的预定个数的读出时钟周期时输出读取的数据。20.如权利要求10所述的存储模块，其中所述存储模块与至少一个其它存储模块耦合，使得存储模块上的多个存储设备中的每一个将其标记信号线与所述至少一个其它存储模块中的每一个对应的存储设备的标记信号线耦合。21.一种计算机系统，包括处理器；耦合到所述处理器的存储控制器；耦合到所述存储控制器的至少一个存储模块，所述至少一个存储模块中的每一个具有组织为至少一组的多个存储设备，其中所述多个存储设备中的每一个包括一个读出时钟信号线，用于接收读出时钟信号，所述读出时钟信号线耦合到所述至少一个存储模块的其它存储模块中的对应存储设备的读出时钟信号线；至少一个命令信号线，用于接收命令；和一个标记信号线，用于接收标记信号，所述标记信号线耦合到所述至少一个存储模块的其它存储模块中的对应存储设备的标记信号线；其中所述标记信号使得存储设备从接收到标记信号后预定个数的读出时钟周期开始，输出对应于先前在命令信号线上接收的命令的数据。22.如权利要求21所述的计算机系统，其中所述先前接收到的命令是读出命令。23.如权利要求21所述的计算机系统，其中所述先前接收到的命令是校准命令。24.如权利要求23所述的计算机系统，其中所述输出的数据是校准模式。25.如权利要求24所述的计算机系统，其中所述校准模式包括至少两个连续的具有不同逻辑状态的位。26.如权利要求25所述的计算机系统，其中所述校准模式将其第一位设置为二进制0，而将其后的所有位设置为二进制1。27.如权利要求21所述的计算机系统，其中所述校准模式将其第一位设置为二进制1，而将其后的所有位设置为二进制0。28.如权利要求21所述的计算机系统，进一步包括通过一个主读出时钟信号线耦合到所述存储控制器和通过至少一个存储模块的读出时钟信号线耦合到的所述至少一个存储模块中的每一个的时钟缓冲器，其中所述时钟缓冲器以最小延迟将在主读出时钟信号线上接收的主读出时钟信号重新发送到每个排列的读出时钟信号线上。29.如权利要求21所述的计算机系统，进一步包括通过一个主读出时钟信号线和多个主标记信号线耦合到所述存储控制器的时钟缓冲器，所述时钟缓冲器还通过所述至少一个存储模块的读出时钟信号线和标记信号线耦合到该至少一个存储模块中的每一个；其中所述时钟缓冲器将在主读出时钟信号线上接收的主读出时钟信号重新发送到每个读出时钟信号线上，还将在多个标记信号线上接收的主标记信号重新发送到每个标记信号线上，其中所述时钟缓冲器以相同的延迟重新发送主读出时钟信号和主标记信号。30.一种计算机系统，包括处理器；耦合到所述处理器的存储控制器；耦合到所述存储控制器的至少一个存储模块，所述至少一个存储模块中的每一个具有至少一组存储设备，所述至少一组存储设备中的每一个进一步包括标记发生逻辑，和多个存储设备，其中每个所述存储设备包括一个读出时钟信号线，用于接收读出时钟信号，所述读出时钟信号线耦合到所述至少一个存储模块的其它存储模块中的其它对应存储设备的读出时钟信号线；至少一个命令信号线，用于接收命令；耦合...

【专利技术属性】
技术研发人员：JW詹森，TA曼林格，CG马丁，B基斯，
申请(专利权)人：微米技术有限公司，
类型：发明
国别省市：US[美国]