半导体存储器制造技术

技术编号:3084382 阅读:135 留言:0更新日期:2012-04-11 18:40
一更新控制电路在一预设周期内产生一更新请求。第一脉冲串控制电路根据一存取命令输出一预设数量的选通信号。通过一存取命令执行一脉冲串存取操作。一数据输入/输出电路同步于该选通信号连续输入要传输到一存储单元阵列中的数据或连续输出由存储单元阵列提供的数据。当更新请求和存取命令相互冲突时,一判定器决定首先执行一更新操作或一脉冲串存取操作中的哪一个。因此,更新操作和脉冲串存取操作能够被连续执行而不发生重叠。结果,读数据能够以高速度输出,而写数据能够以高速度输入。也就是说,能够提高数据传输速率。(*该技术在2023年保护过期,可自由使用*)

【技术实现步骤摘要】

本专利技术涉及半导体存储器,它具有各自都有一电容器的易失存储器单元并且具有如SRAM的界面。
技术介绍
最近,例如便携式电话等的移动设备已经升级了服务功能,而且其中操作的数据总量已经增加了。因此,对合并在这样的移动设备里的工作存储器的更大的容量的需求增长了。通常,具有简单体系结构的SRAM作为这种移动设备的工作存储器而使用。然而,在提供大容量方面SRAM是不利的,因为它们比DRAM需要更多的元件来组成每一个存储单元。因此,发展了称作伪SRAM的半导体存储器,它既具有与DRAM一样的大容量,又具有与SRAM一样的高可用性。随着第三代便携式电话或移动终端的发展,移动设备有望具有更高级的服务功能。随着移动设备功能的进步,请求合并在这样的移动设备里的工作存储器具有更高的速度性能和更大的容量。通常的伪SRAM具有一个功能,称作页模式,用以通过连续地提供列地址执行读操作。页模式中的读操作通过连续地提供列地址而执行。通常,地址需要大量的位并且不仅提供给存储器而且给系统中的其它芯片,所以斜移(skew)有可能大。因此,存取周期越短,地址斜移与存取周期的比率有可能越大。地址斜移越大,与时间信号相关的地址的安装和保持时间必须被设置得越长。因此,存在着一个问题,即地址斜移对存取周期的缩短是一个妨碍,并且因此数据传输率不能提高。
技术实现思路
本专利技术的一个目的是提高同时具有与DRAM一样的大容量和与SRAM一样的高可用性的半导体存储器的数据传输率。本专利技术的另一个目的是确保该系统能容易地控制合并在其中的半导体存储器,简化系统结构。根据本专利技术的半导体存储器的一个方面,一存储器单元阵列由各自都具有一电容器的易失性存储器组成。一更新控制电路以一预设周期产生一更新请求用来更新存储单元。当收到一存取请求时,半导体存储器执行一脉冲串存取操作,它连续地激活存储单元阵列。第一脉冲串控制电路输出一预设数量的相应于存取请求的选通信号。同步于每一个选通信号,一数据输入/输出电路连续地输入/输出将传输到存储单元阵列/从存储单元阵列传输来的信号。当更新请求和存取命令相互冲突时,一判定器决定首先执行一更新操作或一脉冲串存取操作中的哪一个。例如,在存取命令被赋予优先权的情况下,更新操作在脉冲串存取操作之后执行。在更新操作被赋予优先权的情况下,脉冲串存取操作在更新操作之后执行。因此,在自动执行更新操作的半导体存储器中,更新和脉冲串存取操作能够循序地执行而不重叠。此外,脉冲串存取操作能够得到执行而不与自动执行更新操作的半导体存储器中的更新操作相冲突,因此读数据能够以高的速度输出,而写数据能够以高的速度输入。也就是说,数据传输速率能够提高。根据本专利技术的半导体存储器的另一方面,判定器具有一更新保持部分,用于在脉冲串存取操作中保持一更新请求。因此,当脉冲串存取操作优先于更新操作而执行时,能够防止更新请求丢失。根据本专利技术的半导体存储器的另一方面,第二脉冲串控制电路输出相应于预设数量的选通信号被输出的一段时间的一脉冲串信号。响应脉冲串信号输出的完成,保持一更新请求的更新保持部分输出一更新开始信号用于启动更新操作。因此,当脉冲串存取信号优先更新操作执行时,从脉冲串存取操作到更新操作开始的时间间隔能够缩短。这使得能够更早地提供下一个存取请求,提高了数据传输率。根据本专利技术的半导体存储器的另一方面,在存储单元阵列的运行之后,保持一更新请求的更新保持部分输出一更新开始信号用于启动更新操作,而不必等待从数据输入/输出电路传输来的数据的输出的完成。在更新操作中,没有数据从半导体存储器的外部输入和输出到半导体存储器的外部。也就是说,从脉冲串存取操作到更新操作开始的时间间隔能够进一步缩短。这实现了更早地提供下一存取请求,并因此数据传输速率能够进一步提高。根据本专利技术的半导体存储器的另一方面,多个字线每一个都与一预设数量的存储单元连接。半导体存储器具有一完整脉冲串功能用来根据一存取命令连续地选择多个字线以连续地存取存储单元。当转换字线的选择/非选择的时候,在一完整脉冲串操作中保持一更新请求的更新保持部分输出一更新开始信号,用来开始更新操作。在完整脉冲串操作中,字线选择的转换总是必须的,并且存储单元阵列在转换期间被暂时去激励。在转换字线的时候执行更新操作能将与外部存取干涉的更新操作的效果减到最小。即使当更新操作被插入到完整脉冲串操作中时,这也防止了数据传输率的下降。根据本专利技术的半导体存储器的另一方面,判定器具有一存取保持部分,用来当首先执行更新操作时,保持存取命令。因此,当更新操作优先于脉冲串存取操作执行时,能够防止存取请求丢失。根据本专利技术的半导体存储器的另一方面,一地址计数器收到相应于存取命令而提供的一外部地址,并接着外部地址连续地产生内部地址。因此,仅有一个外部命令的接收允许执行脉冲串存取操作,并且能够减少由于外部地址的斜移造成的影响。这能够缩短独立于地址斜移的操作周期。结果,数据传输率能够进一步提高。根据本专利技术的半导体存储器的另一方面,在读数据被传输到一数据寄存器之后,存储单元阵列被去激励。在脉冲串读操作期间存储单元阵列的迅速去激励允许更早地启动响应一更新请求或下一存取请求的运行。结果,数据传输速率能够提高。根据本专利技术的半导体存储器的另一方面,脉冲串控制电路同步于外部时钟信号输出选通信号。也就是说,甚至是在其中自动执行更新的时钟同步半导体存储器,数据传输率也能够提高。根据本专利技术的半导体存储器的另一方面,在从一存取请求的接收到读数据的输出期间,从一等待终端输出一指示数据传输终端无效的等待信号。因此,安装了半导体存储器的系统能够根据等待信号以一最适宜的定时存取半导体存储器。例如,在等待信号输出的期间,管理系统的CPU等等能够存取另一不同的设备。结果,系统总线的使用效率能够提高。根据本专利技术的半导体存储器的另一方面,通过多个数据输入/输出终端而输入/输出数据。多个数据终端群每个都由一预设数量的数据输入/输出终端组成。提供给相应于数据终端群的数据有效终端的数据有效信号指出了传输给各自数据终端群的数据是有效的还是无效的。因此,即使当数据的位宽度是很大的时,合并在半导体存储器里的系统也能够有效执行数据写和读操作。根据本专利技术的半导体存储器的另一方面,列开关连接存储单元和数据输入/输出电路。每个列开关群,它们相应于数据终端群,都由一预设数量的列开关组成。在数据有效信号的无效期间,一控制电路关掉相应于无效的数据有效信号的列开关群的列开关。在写操作期间,列开关以一相对迟的定时运行。因此,使用列开关屏蔽写数据使得容易执行写数据的屏蔽控制。根据本专利技术的半导体存储器的另一方面,在预设逻辑值的信号被多次连续地提供给外部输入终端后,一模式设置控制电路接收提供给至少一个外部输入终端的信号,作为用来设置运行模式的一设置信号。由于运行模式能够通过使用这样一个正常情况下不能发生的地址和命令信号的结合而被设置,就没有必要提供任何专用终端用来设置运行模式。例如,等待时间,即从一存取命令的接收到读数据的输出开始之间的脉冲串时钟的数目,设置为运行模式。同时,脉冲串长度,即数据被连续输入或输出的次数,设置为运行模式。根据本专利技术的半导体存储器的另一方面,第一脉冲串控制电路输出一预设数量的相应于一存取命令的选通信号,用来连续脉冲串本文档来自技高网...

【技术保护点】
一半导体存储器包括:具有存储器单元的一存储器单元阵列;第一脉冲串控制电路,用来输出对应于用来连续地脉冲串存取所述存储器单元阵列的一存取命令的一预设数量的选通信号;和数据输入/输出电路,用来同步于每一个选通信号,连续地 将要传输的数据向/从所述存储单元阵列输入/输出,其中所述第一脉冲串控制电路包括:当所述存取命令变为它的有效电平时,用来探测被提供的一个命令信号的一电平探测电路;和从所述电平探测电路的探测算起测量了一段预设时间后,用来 开始输出所述选通信号的一输出控制电路。

【技术特征摘要】
JP 2002-4-15 111877/2002;JP 2002-5-30 156832/20021.一半导体存储器包括具有存储器单元的一存储器单元阵列;第一脉冲串控制电路,用来输出对应于用来连续地脉冲串存取所述存储器单元阵列的一存取命令的一预设数量的选通信号;和数据输入/输出电路,用来同步于每一个选通信号,连续地将要传输的数据向/从所述存储单元阵列输入/输出,其中所述第一脉冲串控制电路包括当所述存取命令变为它的有效电平时,用来探测被提供的一个命令信号的一电平探测电路;和从所述电平探测电路的探测算起测量了一段预设时间后,用来开始输出所述选通信号的一输出控制电路。2.根据权利请求1的半导体存储器,其中在一读操作期间,在探测到作为所述命令信号之一的芯片启动信号的有效电平后所述预设时间,所述第一脉冲串控制电路开始输出所述选通信号,所述选通信号是用来输出从所述存储单元阵列传输来的数据的信号。3.根据权利请求1的半导体存储器,其中在一读操作期间,在探测到作为所述命令信号之一的输出启动信号的有效电平后所述预设时间,所述第一脉冲串控制电路开始输出所述选通信号,所述选通信号是用来输出从所述存储单元阵列传输来的数据的信号。4.根据权利请求1的半导体存储器,其中在一写操作期间,在探测到作为所述命令信号之一的芯片启动信号的有效电平后所述预设时间,所述第一...

【专利技术属性】
技术研发人员:藤岡伸也奥山好明
申请(专利权)人:富士通微电子株式会社
类型:发明
国别省市:JP[日本]

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