禁用电路环路的时钟数据恢复电路制造技术

一种时钟数据恢复电路，包括第一电路、第二电路、和第三电路。第一电路被配置为接收数据和时钟信号，检测数据中的转换，并基于该时钟信号和数据中的转换提供第一信号。第二电路被配置为接收第一信号，并基于该第一信号提供第一偏移信号。第三电路被配置为接收第一偏移信号，其中第一电路、第二电路、和第三电路形成第一电路环路，并且第三电路被配置为使第一电路环路禁用，并根据第一偏移信号偏移时钟信号。

【技术实现步骤摘要】

技术介绍
随着计算机处理的功能的持续增长，存储容量成为将来计算机和服务器性能的关键所在。存储容量问题由于存储器速度增加而恶化，如第二代双数据速率动态随机存取存储器(DDR2-DRAM)以及第三代双数据速率动态随机存取存储器(DDR3-DRAM)的发展。随着各个存储容量的增加，需要更多线路支持增加的时钟速度，并且随着存储速度的增加，由于如噪音及串话等问题，减小了能够支持的存储容量。为了解决这些问题，工业界开发了一种存储器接口，该接口能够缩放存储器增长速度，从而为下一代存储器解决方案提供长期选择。这个结构已经成为了工业标准，称为完全缓冲双列直插存储模块(FB-DIMM)。FB-DIMM包括双向串行接口，该接口简化了电路板电子布线并且不需要附加存储控制器。与已有记录的DIMM技术相比，FB-DIMM提供了更大的存储容量、更高的带宽、和更低的引脚数。典型地，各个FB-DIMM都包括高级存储缓冲区(AMB)和选择的动态随机存取存储器(DRAM)数目，诸如DDR2-DRAM和DDR3-DRAM。AMB负责处理FB-DIMM通道以及来自和送至本地FB-DIMM的存储请求，并且将该请求转发至其它的FB-DIMM。AMB从存储控制器或者通过另一个AMB接收命令、地址及写入数据。AMB把读出数据直接或者通过另一个FB-DIMM传送给存储控制器。由时钟和数据恢复电路(CDR)从数据中恢复时钟信号和数据。CDR从数据中恢复时钟信号和数据并且将一个时钟信号锁定到在数据中的转换以准确地获取数据，该数据用于在本地FB-DIMM使用或者将该数据传输到其它FB-DIMM。经常将时钟信号的相位锁定在尽可能快速的数据传输。典型地，为了找到与在数据中的转换最接近的时钟相位，使用多时钟相位来对输入数据流进行采样。可选地，CDR包括模拟双环结构，如在磁盘驱动应用程序下使用的CDR。这些方法中的每一个都在面积成本和功率消耗上实现了快速的相位收敛。由于这些和其它的原因，存在对本专利技术的需要。
技术实现思路
本专利技术的一个方面提供了一个包括第一电路、第二电路和第三电路的时钟数据恢复电路。第一电路被配置为接收数据和时钟信号以及检测数据中的转换，并且根据时钟信号和数据中的转换提供第一信号。第二电路被配置为接收第一信号，并且基于第一信号提供第一偏移信号。第三电路被配置为接收第一偏移信号，其中第一电路、第二电路、和第三电路形成第一电路环路，并且第三电路被配置为禁用第一电路环路，并根据第一偏移信号来偏移时钟信号。附图说明图1为说明根据本专利技术的一个计算机系统的实施例的示意图。图2为说明CDR的一个实施例的示意图。图3为比图2更详细地说明CDR的一个实施例的示例图。图4为说明CDR的一个实施例操作的流程图。图5为说明CDR的一个实施例的第一示例操作的示例图。图6为说明CDR的一个实施例的第二示例操作的示例图。图7为说明CDR的一个实施例的第三示例操作的示例图。图8为说明CDR的一个实施例的第四示例操作的示例图。具体实施例方式在以下的详细描述中，参考了附图，该附图作为其中的组成部分，并且通过说明本专利技术可以实践的具体实施例的方式表示。在这方面，指示方向的术语，如“顶部”、“底部”、“前面”、“后面”、“超前”“滞后”、“左”“右”等，参照所描述的附图的方向使用。因为能够将本专利技术实施例的部件在多个不同方向上定位，方向术语仅用作例示的目的并且不是限制性的。应当理解，可以利用其它的实施例并且可以改变结构或者逻辑，而不背离本专利技术的范围。因此，以下的详细描述并没有限定的意义，并且，本专利技术的范围由所附的权利要求限定。图1是说明本专利技术一个实施例的计算机系统20的示意图。计算机系统20包括存储控制器22和完全缓冲双列直插存储模块(FB-DIMM)24a-24n。通过命令通信路径26a和读取通信路径28a将存储控制器22电耦合到FB-DIMM 24a。将FB-DIMM 24a通过命令通信路径26b和读取通信路径28b电耦合到FB-DIMM 24b。通过命令通信路径26c和读取通信路径28c使FB-DIMM 24b电耦合到下一个FB-DIMM24c(未示出)，并且依此类推，直到通过命令通信路径26n和读取通信路径28n将FB-DIMM 24n-1(未示出)电耦合到FB-DIMM 24n。在一个实施例中，每一个命令通信路径26a-26n包括组织为十个差分信号对的20条线路。在一个实施例中，每一个读取通信路径28a-28n包括组织为十四个差分信号对的二十八条线路。在其它实施例中，命令通信路径26a-26n和读取通信路径28a-28n包括以任何适宜的通信方案组织的任何适当数目的线路。将存储控制器22配置为通过命令通信路径26a向FB-DIMM 24a传送指令、地址和写入数据。FB-DIMM 24a能够在本地执行指令、地址以及写入数据，或者通过命令通信路径26b向FB-DIMM 24b传送指令、地址和写入数据。FB-DIMM 24b能够在本地执行指令、地址以及写入数据，或者通过命令通信路径26c向下一个FB-DIMM传送指令、地址和写入数据。将指令、地址以及写入数据串行地从一个FB-DIMM传送给下一个FB-DIMM，直到包括通过通信路径26n传送给FB-DIMM 24n。从发端FB-DIMM 24a-24n将读出数据传送到先前的FB-DIMM 24a-24n并输出到存储控制器22。FB-DIMM 24n通过读取通信路径28n把读出数据传送给FB-DIMM 24n-1，并且依此类推直到FB-DIMM 24c，其通过读取通信路径28c把读出数据传送给FB-DIMM24b。FB-DIMM 24b通过读取通信路径28b把读出数据传送给FB-DIMM 24a，并且FB-DIMM24a通过读取通信路径28a把读出数据传送给存储控制器22。FB-DIMM 24a包括高级存储缓冲区(AMB)30a和动态随机存取存储器(DRAM)32a、34a、36a、38a、40a、42a、44a和46a。将AMB30a通过命令通信路径26a和读取通信路径28a电耦合到存储控制器22。AMB30a包括时钟和数据恢复电路(CDR)48a。在一个实施例中，DRAM 32a、34a、36a、38a、40a、42a、44a、和46a中的每一个都是是第二代双数据速率DRAM(DDR2-DRAM)。在一个实施例中，DRAM 32a、34a、36a、38a、40a、42a、44a、和46a的每一个都是第三代双数据速率DRAM(DDR3-DRAM)。在其它实施例中，DRAM 32a、34a、36a、38a、40a、42a、44a、和46a的每一个可以是任何适合的存储器。将DRAM 32a、34a、36a、38a中的每一个通过地址路径50a电耦合到AMB 30a，并且将DRAM 40a、42a、44a和46a中的每一个通过地址路径51b电耦合到AMB 30a。同样，DRAM 32a、34a、36a、38a、40a、42a、44a和46a中的每一个都电耦合到数据路径52a、54a、56a、58a、60a、62a、64a和66a中的一个。通过数据路径52a将DRAM 32a电耦合到AMB 30a。通过数据路径54a将DRAM 34a电耦合到A本文档来自技高网...

【技术保护点】
一种时钟数据恢复电路，包括：第一电路，被配置为接收数据以及时钟信号并检测数据中的转换，并且基于该时钟信号以及数据中的转换来提供第一信号；第二电路，被配置为接收第一信号，并基于该第一信号提供第一偏移信号；第三电路，被配置为接收第一偏移信号，其中第一电路、第二电路、和第三电路被配置为形成第一电路环路，并且第三电路被配置为使第一电路环路禁用，并基于第一偏移信号偏移时钟信号。

【技术特征摘要】
US 2005-3-30 11/0935541.一种时钟数据恢复电路，包括第一电路，被配置为接收数据以及时钟信号并检测数据中的转换，并且基于该时钟信号以及数据中的转换来提供第一信号；第二电路，被配置为接收第一信号，并基于该第一信号提供第一偏移信号；第三电路，被配置为接收第一偏移信号，其中第一电路、第二电路、和第三电路被配置为形成第一电路环路，并且第三电路被配置为使第一电路环路禁用，并基于第一偏移信号偏移时钟信号。2.如权利要求1所述的时钟数据恢复电路，其中第一偏移信号表示逐次近似值，并且第三电路被配置为基于第一偏移信号以逐次近似偏移的方式来偏移时钟信号。3.如权利要求1所述的时钟数据恢复电路，其中第一电路被配置为提供第一信号，并且第一信号表示数据中的转换和时钟信号中的转换之间的时差。4.如权利要求1所述的时钟数据恢复电路，其中第一电路被配置为以一个数据速率接收数据，并以该数据速率提供第一信号。5.如权利要求1所述的时钟数据恢复电路，包括第四电路，其中第一电路、第四电路和第三电路被配置为形成第二电路环路，其中第一电路提供第二信号，第四电路被配置为接收该第二信号并向第三电路提供第二偏移信号，第三电路被配置为基于该第二偏移信号来偏移时钟信号。6.一种时钟数据恢复电路，包括一个检测器电路，被配置为接收数据和时钟信号并提供第一信号，该第一信号表示时钟信号中的转换和数据中的转换之间的超前差值和滞后差值；一个积分电路，被配置为接收该第一信号，并累加超前差值和滞后差值以提供逐次近似信号；以及一个相位偏移电路，被配置为接收该逐次近似信号，并响应于该逐次近似信号来偏移时钟信号，其中检测器电路、积分器电路、和相位偏移电路被配置为形成一个电路环路，并且相位偏移电路被配置为使该电路环路不能偏移时钟信号，并使该电路环路能够接收另一个逐次近似信号。7.如权利要求6所述的时钟数据恢复电路，其中由检测器电路接收的时钟信号包括正交时钟信号，并且检测器电路被配置为在正交时钟信号之一中的转换相位差内检测数据中的转换。8.如权利要求7所述的时钟数据恢复电路，其中相位偏移电路被配置为响应第一逐次近似信号而将时钟信号偏移大约一半的相位差，以及响应第二逐次近似信号而将时钟信号偏移大约四分之一的相位差。9.在权利要求6所述的时钟恢复电路中，其中积分器电路包括第一累加器，被配置为累加超前差值；和第二累加器，被配置为累加滞后差值，其中积分电路响应在第一个累加器中的第一值而提供右移逐次近似信号，并响应在第二个累加器中的第二值而提供左移逐次近似信号。10.一种存储缓冲电路，包括一个时钟数据恢复电路，被配置为接收数据并从该数据恢复时钟信号，该时钟数据恢复电路包括一个检测器电路，被配置为接收数据和时钟信号，并以第一速率提供第一信号，其中第一信号表示数据中的转换和时钟信号中的转换之间的差值；一个高带宽积分电路，被配置为以第一速率接收第一信号，从而累加数据中的转换和时钟信号中的转换之间的差值，并提供第一偏移信号；一个控制电路，被配置为接收该第一偏移信号并复位高带宽积分电路，并且响应第一偏移信号而偏移时钟信号的相位，其中对于所选数目的第一偏移信号中的每个连续的第一偏移信号，时钟的相位以更小的增量进行偏移。11.如权利要求10所述的存储缓冲电路，包括一个低带宽积分电路，被配置为以第二速率接收第二信号，从而累加数据中的转换和时钟信号中的转换之间的差值，并提供第二偏移信号；其中检测器电路被配置为以第二速率提供第二信号，并且第二信号表示数据中的转换和时钟信号中的转换之间的差值，并且控制电路被配置为接收第二偏移信号并偏移时钟信号以接收修订的第二偏移信号。12.如权利要求10所述...

【专利技术属性】
技术研发人员：A布卢姆，K戈帕拉克里什南，PG林德特，H帕托维，L拉维兹，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]