一种可实现多操作数内存计算的铁电存储器阵列制造技术

本发明专利技术公开了一种可实现多操作数内存计算的铁电存储器阵列，包括感测及多值计算单元、感测线驱动器、地址解码器，感测及多值计算单元与存储器阵列相连，存储器阵列与转发行单元相连；地址解码器与存储器阵列相连；感测及多值计算单元与输出缓冲器的输入端相连，输出缓冲器的输出端与第一数据选择器的第一输入端、第二数据选择器的第一输入端、输入缓冲器的输入端相连，第一数据选择器的输出端与转发行单元相连，输入缓冲器的输出端与第二数据选择器的第二输入端相连，第二数据选择器的输出端经感测线驱动器后连接存储器阵列。本发明专利技术适用于所有基于电阻式的单元设计，该架构对于具有N个操作数的CiM操作，只需要N/2个时钟周期。只需要N/2个时钟周期。只需要N/2个时钟周期。

【技术实现步骤摘要】
一种可实现多操作数内存计算的铁电存储器阵列


[0001]本专利技术涉及电路领域，特别涉及一种可实现多操作数内存计算的铁电存储器阵列。

技术介绍

[0002]当前存算一体架构的计算机制，仅考虑在一个时钟周期内对两个操作数进行计算的情况。这也意味着当需要在N行上执行命令时，需要N
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1个时钟周期进行操作。此外，现有的存算一体架构实现按位逻辑运算主要是通过感测位线的结果电流/电压，并将其与参考电流/电压进行比较。但是多个操作数需要更多的参考电流或电压，这也将带来高昂的设计成本。因此，在执行多个操作数时如何有效地控制引用数是一个不可避免的问题。

技术实现思路

[0003]为了解决上述技术问题，本专利技术提供一种结构简单、适用范围广的可实现多操作数内存计算的铁电存储器阵列。
[0004]本专利技术解决上述问题的技术方案是：一种可实现多操作数内存计算的铁电存储器阵列，包括存储器阵列、感测及多值计算单元、感测线驱动器、转发行单元、地址解码器，所述感测及多值计算单元与存储器阵列相连，存储器阵列与转发行单元相连；所述地址解码器与存储器阵列相连，用于选取需要执行操作的行或列进行按位逻辑运算，并在感测/多值计算模块中得到运算结果；感测及多值计算单元与输出缓冲器的输入端相连，输出缓冲器的输出端与第一数据选择器的第一输入端、第二数据选择器的第一输入端、输入缓冲器的输入端相连，I/O缓冲器与输入缓冲器的输入端、第一数据选择器的第二输入端相连，第一数据选择器的输出端与转发行单元相连，输入缓冲器的输出端与第二数据选择器的第二输入端相连，第二数据选择器的输出端经感测线驱动器后连接存储器阵列。
[0005]上述可实现多操作数内存计算的铁电存储器阵列，所述感测及多值计算单元包括预充电路、电流镜单元和反相器组。
[0006]上述可实现多操作数内存计算的铁电存储器阵列，所述存储器阵列包括第三数据选择器、第四数据选择器、第五数据选择器、第一开关、第二开关、第三开关、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一铁电场效应管、第二铁电场效应管，所述第三数据选择器的第一输入端作为第一位线端并连接第四数据选择器的输出端，第四数据选择器的第一输入端为接地端，第四数据选择器的第二输入端连接转发行单元；第三数据选择器的第二输入端作为第二位线端并经第三开关后连接转发行单元；第三数据选择器的第三输入端作为感测线端并连接第五数据选择器的输出端，第五数据选择器的第一输入端连接转发行单元，第五数据选择器的第二输入端为接地端；第三数据选择器的输出端连接感测及多值计算单元的预充电路，感测及多值计算单元的电流镜单元经第一开关后连接第二位线端，感测及多值计算单元的反相器组经第二开关后连接感测线端；所述第一MOS管、第二MOS管、第三MOS管、第四MOS管的栅极均作为控制端，第一MOS管的漏极连接第二位线端，第一MOS管
的源极连接第二MOS管的源极，第二MOS管的漏极、第四MOS管的漏极均连接第一位线端，第四MOS管的源极连接第三MOS管的源极，第三MOS管的漏极连接第二位线端，第一铁电场效应管的栅极作为写入端，第一铁电场效应管的漏极连接第一MOS管的源极，第一铁电场效应管的源极连接感测线端，第二铁电场效应管的栅极作为写入端，第二铁电场效应管的漏极连接第三MOS管的源极，第二铁电场效应管的源极连接感测线端。
[0007]上述可实现多操作数内存计算的铁电存储器阵列，所述转发行单元包括第五MOS管、第六MOS管和TG门，第五MOS管的栅极作为控制端，第五MOS管的漏极连接第四数据选择器的第二输入端、第三开关、第五数据选择器的第一输入端，第五MOS管的源极经TG门后连接VDD，第六MOS管的栅极作为控制端，第六MOS管漏极连接第五MOS管的源极，第六MOS管的源极接地。
[0008]本专利技术的有益效果在于：本专利技术在无额外参考电流引入的情况下，利用单元中的各个MOS管构成分压器，在进行按位逻辑运算时，单元内存储的逻辑值不同将影响感测线的电压变化，并通过偏斜反相器可输出内存计算结果，本专利技术适用于所有基于电阻式的单元设计，该架构对于具有N个操作数的CiM操作，只需要N/2个时钟周期。
附图说明
[0009]图1为本专利技术的架构图。
[0010]图2为本专利技术提供基于铁电场效应晶体管3T单元的结构图。
[0011]图3为本专利技术提供阵列的SA结构图。
[0012]图4为本专利技术实现OR操作的等效电路图。
[0013]图5为本专利技术实现AND操作的等效电路图。
[0014]图6为本专利技术实现XOR操作的等效电路图。
[0015]图7为本专利技术提供的转发行单元结构图。
[0016]图8为本专利技术实现多操作数A
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B
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C逻辑的等效电路图。
[0017]图9为本专利技术实现多操作数A+B+C逻辑的等效电路图。
[0018]图10为专利技术实现多操作数A
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B
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C逻辑的等效电路图。
[0019]图11为本专利技术实现多操作数A
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B
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C逻辑的真值表。
[0020]图12为本专利技术实现多操作数AB+C逻辑的等效电路图。
[0021]图13为本专利技术实现多操作数(A+B)C逻辑的等效电路图。
[0022]图14为本专利技术实现多操作数A
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B
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C逻辑的波形图。
[0023]图15为本专利技术实现多操作数A+B+C逻辑的波形图。
[0024]图16为本专利技术实现多操作数A
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B
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C逻辑的波形图。
[0025]图17为本专利技术实现多操作数AB+C逻辑的波形图。
[0026]图18为本专利技术实现多操作数(A+B)C逻辑的波形图。
具体实施方式
[0027]下面结合附图和实施例对本专利技术做进一步的说明。
[0028]如图1、图2、图3所示，一种可实现多操作数内存计算的铁电存储器阵列，包括存储器阵列、感测及多值计算单元、感测线驱动器、转发行单元、地址解码器，所述感测及多值计
算单元与存储器阵列相连，存储器阵列与转发行单元相连；所述地址解码器与存储器阵列相连，用于选取需要执行操作的行或列进行按位逻辑运算，并在感测/多值计算模块中得到运算结果；感测及多值计算单元与输出缓冲器的输入端相连，输出缓冲器的输出端与第一数据选择器的第一输入端、第二数据选择器的第一输入端、输入缓冲器的输入端相连，I/O缓冲器与输入缓冲器的输入端、第一数据选择器的第二输入端相连，第一数据选择器的输出端与转发行单元相连，输入缓冲器的输出端与第二数据选择器的第二输入端相连，第二数据选择器的输出端经感测线驱动器后连接存储器阵列。
[0029]所述感测及多值计算单元包括预充电路Pre、电流镜单元Mirror和反相器组Invs。
[0030]所述存储器阵列包括第三数据选择器MUX1、第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可实现多操作数内存计算的铁电存储器阵列，其特征在于，包括存储器阵列、感测及多值计算单元、感测线驱动器、转发行单元、地址解码器，所述感测及多值计算单元与存储器阵列相连，存储器阵列与转发行单元相连；所述地址解码器与存储器阵列相连，用于选取需要执行操作的行或列进行按位逻辑运算，并在感测/多值计算模块中得到运算结果；感测及多值计算单元与输出缓冲器的输入端相连，输出缓冲器的输出端与第一数据选择器的第一输入端、第二数据选择器的第一输入端、输入缓冲器的输入端相连，I/O缓冲器与输入缓冲器的输入端、第一数据选择器的第二输入端相连，第一数据选择器的输出端与转发行单元相连，输入缓冲器的输出端与第二数据选择器的第二输入端相连，第二数据选择器的输出端经感测线驱动器后连接存储器阵列。2.根据权利要求1所述的可实现多操作数内存计算的铁电存储器阵列，其特征在于，所述感测及多值计算单元包括预充电路、电流镜单元和反相器组。3.根据权利要求2所述的可实现多操作数内存计算的铁电存储器阵列，其特征在于，所述存储器阵列包括第三数据选择器、第四数据选择器、第五数据选择器、第一开关、第二开关、第三开关、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一铁电场效应管、第二铁电场效应管，所述第三数据选择器的第一输入端作为第一位线端并连接第四数据选择器的输出端，第四数据选择器的第一输入端为接地端，第四数据选择器的第二输入端连接转发行单元；第三数据选择器的第二输入端作为第二位...

【专利技术属性】
技术研发人员：唐明华，刘睿，陈晓玲，李刚，燕少安，肖永光，李正，
申请(专利权)人：湘潭大学，
类型：发明
国别省市：