【技术实现步骤摘要】
本专利技术的范例实施例通常涉及等待时间控制电路及其方法和自动预充电控制电路，更特别涉及等待时间控制电路和控制等待时间的方法以及自动预充电控制电路。
技术介绍
可以将数据与外部时钟信号同步地输入到同步半导体设备和/或从同步半导体设备中输出。双数据速率(DDR)动态随机存取存储器(DRAM)可以使用写等待时间(WL)方案和/或附加等待时间(AL)方案以增加地址总线或命令总线的效率。如果使用了等待时间方案，在已经计数了与等待时间相对应的时钟周期数之后，响应于从控制器接收到的命令(例如，读或写命令)，地址信号可以被激活，用于指定可以向/从其输入/输出内部命令信号和/或数据的存储器地址。可以进一步包括用于将外部地址信号或命令信号延迟WL、AL或(WL+AL)的电路。图24是描述了传统的等待时间控制电路1500的电路图。参考图24，传统的等待时间控制电路1500可以包括多个寄存器1511到1517和多个多路复用器1521到1527，它们可以相互串联连接。WL信号WLi(例如，其中i＝1～M)可以是基于WL的。例如，如果WL被设为7，则只有信号WL7可以被激活(例如，设为第一逻辑电平，诸如较高逻辑电平或逻辑“1”)并且剩余的信号WLi，其中i＝1、2、3、4、5、6，可以被无效(例如，设为第二逻辑电平，诸如较低逻辑电平或逻辑“0”)。因此，如果WL为7，则地址信号Ai可以通过7个寄存器1511到1517，然后可以被输出作为延迟的地址信号CAi。替换地，如果WL为4，则地址信号Ai可以通过4个寄存器1511到1514，然后可以被输出作为延迟的地址信号CAi，等等。因此...
【技术保护点】
一种等待时间控制电路，包括：主单元，基于参考信号和内部时钟信号来激活至少一个主信号；以及多个从单元，接收所述至少一个主信号和多个信号，多个从单元中的每一个至少部分地基于接收到的多个信号中的一个来输出一输出信号。
【技术特征摘要】
KR 2005-11-19 111027/05;KR 2006-5-3 39897/06;KR 201.一种等待时间控制电路，包括主单元，基于参考信号和内部时钟信号来激活至少一个主信号；以及多个从单元，接收所述至少一个主信号和多个信号，多个从单元中的每一个至少部分地基于接收到的多个信号中的一个来输出一输出信号。2.如权利要求1所述的等待时间控制电路，其中，所述至少一个主信号包括彼此之间具有不超过命令之间的最小时间间隔的的时间间隔的多个主信号，并且接收到的多个信号对应于多个命令信号和多个地址信号中的一种信号。3.如权利要求2所述的等待时间控制电路，其中，输出信号是基于等待时间信息。4.如权利要求2所述的等待时间控制电路，其中，主单元包括各自接收内部时钟信号的多个主寄存器，每个从单元包括各自从多个主信号中接收对应的主信号的多个从寄存器，包括在每个从单元中的从寄存器数小于包括在主单元中的主寄存器数。5.如权利要求3所述的等待时间控制电路，其中，参考信号是基于接收到的写命令而在内部产生的写命令信号，多个地址信号包括列地址信号和存储体地址信号，并且每个从单元从多个地址信号中接收对应的地址信号。6.如权利要求5所述的等待时间控制电路，其中，主单元包括写主信号发生器，在写命令信号被激活之后的“m”个时钟周期激活多个主信号中的第一写主信号，其中“m”是正整数且是基于等待时间信息；以及脉冲串主信号发生器，在第一写主信号被激活之后的“n”个时钟周期激活脉冲串主信号，其中“n”是正整数且是基于脉冲串长度。7.如权利要求6所述的等待时间控制电路，其中，当(m-k)大于阈值时，主单元在写命令信号被激活之后的(m-k)个时钟周期进一步激活多个主信号中的第二写主信号，其中“k”是指示与命令之间的最小时间间隔的整数倍相对应的时钟周期数的正整数。8.如权利要求7所述的等待时间控制电路，其中，阈值是0。9.如权利要求6所述的等待时间控制电路，其中，每个从单元包括第一寄存器，响应于第一写主信号来锁存并输出所选择的信号；以及第二寄存器，响应于脉冲串主信号来锁存第一寄存器的输出信号并将锁存的输出信号输出作为延迟的地址信号，其中，如果第二写主信号被激活，则所选择的信号由响应于第二写主信号来锁存并输出对应的地址信号的第三寄存器来产生，并且如果第二写主信号未被激活，则所选择的信号是对应的地址信号。10.如权利要求5所述的等待时间控制电路，其中，主单元包括“m”个寄存器，其中“m”是正整数；多个选择电路；以及“n”个串联连接的寄存器，响应于内部时钟信号而将“m”个寄存器中的第m个寄存器的输出信号进行移位，其中“n”是正整数，其中，每个选择电路基于在等待时间信息基础上产生的多个等待时间信号中对应的等待时间信号，输出写命令信号和“m”个寄存器中一个对应的寄存器的输出信号之间的一个信号，作为“m”个寄存器中另一对应的寄存器的输入信号，“m”个寄存器中的每一个响应于内部时钟信号来锁存从多个选择电路中对应的选择电路所输出的信号，“m”个寄存器中第m个寄存器的输出信号是多个主信号中的第一写主信号，以及“n”个寄存器中第(脉冲串长度/2)个寄存器的输出信号是多个主信号中的脉冲串主信号。11.如权利要求10所述的等待时间控制电路，其中，“m”个寄存器中第(m-(脉冲串长度/2))个寄存器的输出信号是多个主信号中的第二写主信号。12.如权利要求10所述的等待时间控制电路，其中，每个从单元包括第一寄存器，响应于第二写主信号来锁存对应的地址信号；地址选择电路，基于对应的等待时间信号来选择性地输出对应的地址信号和第一寄存器的输出信号中的一个；第二寄存器，响应于第一写主信号来锁存地址选择电路的输出信号；以及第三寄存器，响应于脉冲串主信号来锁存第二寄存器的输出信号。13.如权利要求12所述的等待时间控制电路，其中，第二写主信号的激活与第一写主信号的激活之间的第一时间间隔和第一写主信号的激活与脉冲串主信号的激活之间的第二时间间隔各对应于内部时钟信号的(脉冲串长度/2)个周期。14.如权利要求5所述的等待时间控制电路，其中，主单元接收写命令信号，将写命令信号延迟内部时钟信号的1到“m”个时钟周期，将内部时钟信号与通过将写命令信号延迟1到“m”个时钟周期获得的信号中的至少一个信号进行组合，并且将写命令信号与内部时钟信号进行组合，从而产生多个主信号，其中“m”是正整数。15.如权利要求14所述的等待时间控制电路，其中，每个从单元接收对应的地址信号，响应于多个主信号而顺序地延迟对应的地址信号，并输出延迟的地址信号中的与等待时间信息相对应的信号。16.如权利要求5所述的等待时间控制电路，其中，主单元包括多个串联连接的主寄存器，多个主寄存器中的每一个接收内部时钟信号；以及多个逻辑门，各自将多个主寄存器中对应的主寄存器的输出信号与内部时钟信号进行组合并将写命令信号与内部时钟信号进行组合，以产生多个主信号，其中，多个主寄存器中的第一主寄存器接收写命令信号，并且除多个主寄存器中的第一主寄存器之外的多个主寄存器中的每一个接收另外主寄存器的输出信号。17.如权利要求16所述的等待时间控制电路，其中，每个从单元包括多个串联连接的从寄存器，每个从寄存器响应于多个主信号中对应的主信号；开关电路，输出多个从寄存器的输出信号中的与等待时间信息相对应的输出信号；以及锁存器，锁存开关电路的输出信号，其中，多个从寄存器中的第一从寄存器接收对应的地址信号，并且除第一从寄存器之外的多个从寄存器中的每一个接收多个从寄存器中另一个的输出信号。18.如权利要求5所述的等待时间控制电路，其中，主单元在写命令信号被激活之后产生多个主信号，所述多个主信号具有等于命令之间的最小时间间隔(tCCD)减α的时钟周期数的时间间隔，其中α是等于或大于0且小于命令之间的最小时间间隔(tCCD)的值。19.如权利要求3所述的等待时间控制电路，其中，等待时间信息与写等待时间和附加等待时间中的至少一个相关联。20.如权利要求1所述的等待时间控制电路，其中，至少一个主信号包括在参考信号被激活之后的“m”个时钟周期被激活的第一主信号，“m”是基于等待时间信息的数。21.如权利要求20所述的等待时间控制电路，其中，主单元进一步输出在第一主信号被激活之后的“n”个时钟周期被激活的第二主信号，其中“n”是对应于(脉冲串长度/2)的数并且多个从单元中的每一个响应于第二主信号来锁存多个信号中的一个。22.如权利要求21所述的等待时间控制电路，其中，主单元包括(m+n)个串联连接的寄存器，(m+n)个寄存器中的每一个响应于内部时钟信号来锁存输入信号，每个从单元包括至少两个串联连接的寄存器，所述至少两个寄存器分别响应于第一主信号和第二主信号来锁存它们的输入信号。23.如权利要求20所述的等待时间控制电路，其中，参考信号是基于外部写...
【专利技术属性】
技术研发人员：金正烈，张星珍，金敬镐，方参荣，吴廉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]
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