存储器控制器、存储器系统和存储器模块技术方案

控制存储器模块的存储器控制器包括纠错码(ECC)引擎、控制ECC引擎的中央处理单元、和错误管理电路。ECC引擎对从存储器模块读取的码字集执行ECC解码，以在读取操作中生成第一校正子和第二校正子，基于第一校正子和第二校正子纠正用户数据集中的可纠正错误，并向错误管理电路提供与可纠正错误相关联的第二校正子。错误管理电路对与通过读取操作检测到的可纠正错误相关联的错误地址进行计数，通过累积与可纠正错误相关联的第二校正子来存储第二校正子，基于计数和所累积的第二校正子来确定可纠正错误的属性，以及确定与可纠正错误相关联的存储器区域上的错误管理策略。联的存储器区域上的错误管理策略。联的存储器区域上的错误管理策略。

【技术实现步骤摘要】
存储器控制器、存储器系统和存储器模块
[0001]相关申请的交叉引用
[0002]本申请要求于2020年5月12日提交的第10
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2020
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0056319号韩国专利申请的优先权，其全部内容通过引用整体结合于此。


[0003]一些示例实施例涉及存储器，更具体地，涉及存储器控制器、包括存储器控制器的存储器系统和/或存储器模块。

技术介绍

[0004]存储器设备可以使用半导体(诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等)来实现。存储器设备通常分为易失性存储器设备和非易失性存储器设备。
[0005]易失性存储设备是指当电源关闭时其中存储的数据丢失的存储设备。另一方面，非易失性存储设备是指当电源关闭时保留存储的数据的存储设备。因为作为一种易失性存储设备的动态随机存取存储器(dynamic random access memory，DRAM)具有高存取速度，所以DRAM被广泛用作计算系统的工作存储器、缓冲存储器、主存储器等。
[0006]最近，在一种类型的存储器模块(诸如双列直插式存储器模块(dual in
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line memory module，DIMM))中提供了多个DRAM，例如印制电路板上提供的许多封装芯片。需要或期望高效地纠正和/或管理存储器模块中发生的错误。

技术实现思路

[0007]一些示例实施例提供了能够高效管理存储器模块中发生的错误的存储器控制器。
[0008]一些示例实施例提供了存储器系统，该存储器系统包括能够高效管理存储器模块中发生的错误的存储器控制器。
[0009]一些示例实施例提供了能够高效管理存储器模块中发生的错误的存储器模块。
[0010]根据一些示例实施例，存储器控制器包括包括纠错码(ECC)引擎电路、被配置为控制ECC引擎的中央处理单元(CPU)、和错误管理电路。存储器控制器电路被配置为对从存储器模块读取的码字集执行ECC解码以生成第一校正子(syndrome)和第二校正子，第一校正子和第二校正子在读取操作中生成，基于第一校正子和第二校正子纠正所读取的码字集中的用户数据集中的可纠正错误，向错误管理电路提供与可纠正错误相关联的第二校正子，对与通过多个读取操作检测到的可纠正错误相关联的错误地址进行计数，通过累积与可纠正错误相关联的第二校正子来存储第二校正子，基于计数的结果和基于第二校正子的累积来确定可纠正错误的属性，以及确定与可纠正错误相关联的至少一个存储器区域上的错误管理策略，所述至少一个存储器区域与多个数据芯片相关联。
[0011]根据一些示例实施例，存储器系统包括存储器模块和存储器控制器电路，存储器模块包括多个数据芯片、第一奇偶校验芯片和第二奇偶校验芯片，存储器控制器电路被配置为控制存储器模块。存储器控制器电路包括纠错码(ECC)引擎、被配置为控制ECC引擎的
中央处理单元(CPU)和错误管理电路。存储器控制器电路被配置为：对从存储器模块读取的码字集执行ECC解码，以在读取操作中生成第一校正子和第二校正子，基于第一校正子和第二校正子纠正所读取的码字集中的用户数据集中的可纠正错误，对与通过多个读取操作检测到的可纠正错误相关联的错误地址进行计数，累积与可纠正错误相关联的第二校正子以存储器第二校正子，基于计数结果和第二校正子的累积的比较来确定可纠正错误的属性，并且确定多个数据芯片中与可纠正错误相关联的至少一个存储器区域上的错误管理策略。
[0012]根据一些示例实施例，存储器模块包括被配置为存储用户数据集和元数据的多个数据芯片、被配置为分别存储第一奇偶校验数据和第二奇偶校验数据的第一奇偶校验芯片和第二奇偶校验芯片，第一奇偶校验数据和第二奇偶校验数据是基于用户数据集和元数据生成的，所述存储器模块还包括缓冲芯片，被配置为基于从外部存储器控制器提供的命令和地址向所述多个数据芯片提供用户数据集和元数据，并且被配置为分别向第一奇偶校验芯片和第二奇偶校验芯片提供第一奇偶校验数据和第二奇偶校验数据。缓冲芯片包括纠错码(ECC)引擎电路、被配置为控制ECC引擎的存储器管理电路、和错误管理电路。ECC引擎电路被配置为对从多个数据芯片、第一奇偶校验芯片和第二奇偶校验芯片读取的码字集执行ECC解码，以在读取操作中生成第一校正子和第二校正子，基于第一校正子和第二校正子纠正所读取的码字集中的用户数据集中的可纠正错误，并且向错误管理电路提供与可纠正错误相关联的第二校正子。错误管理电路被配置为对与通过多个读取操作检测到的可纠正错误相关联的错误地址进行计数，通过累积与可纠正错误相关联的第二校正子来存储第二校正子，基于计数的结果和第二校正子的累积的比较来确定可纠正错误的属性，以及确定多个数据芯片的与可纠正错误相关联的至少一个存储器区域上的错误管理策略。
[0013]因此，错误管理电路可以对与可纠正错误相关联的错误地址进行计数，可以通过累积与可纠正错误相关联的第二校正子来存储第二校正子，可以基于计数的结果和第二校正子的累积来确定可纠正错误的属性，并且可以确定多个数据芯片的与可纠正错误相关联的至少一个存储器区域上的错误管理策略。
附图说明
[0014]通过参考附图详细描述本公开的一些示例实施例，本公开的上述和其他特征将变得更加明显。
[0015]图1是示出根据一些示例实施例的存储器系统的框图。
[0016]图2是示出根据一些示例实施例的图1的存储器系统中的存储器控制器的框图。
[0017]图3示出了对应于根据一些示例实施例的图1的存储器系统中的多个突发长度的数据集。
[0018]图4是示出根据一些示例实施例的图1的存储器模块中的数据芯片之一的框图。
[0019]图5示出了根据一些示例实施例的图4的数据芯片的第一存储体阵列。
[0020]图6是示出根据一些示例实施例的图2中的ECC引擎的示例的框图。
[0021]图7示出了存储在图6的ECC引擎的存储器中的奇偶校验生成矩阵。
[0022]图8示出了用于生成第一奇偶校验子矩阵中的偏移子矩阵的基本偏移子矩阵的示例。
[0023]图9示出了图7中的奇偶校验生成矩阵中的零子矩阵的示例。
[0024]图10示出了图7中的奇偶校验生成矩阵中的单位子矩阵的示例。
[0025]图11示出了根据一些示例实施例的图6的ECC引擎中的ECC编码器的示例。
[0026]图12示出了存储在图6的ECC引擎的存储器中的奇偶校验矩阵的示例。
[0027]图13示出了图12中的偏移子矩阵的示例。
[0028]图14示出了根据一些示例实施例的图6的ECC引擎中的ECC解码器的示例。
[0029]图15是示出根据一些示例实施例的图2的存储器控制器中的错误管理电路的示例的框图。
[0030]图16是示出根据一些示例实施例的图15的错误管理电路中的错误计数电路的示例的框图。
[0031]图17示出了根据一些示例实施例的图16中的计本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器控制器电路，被配置为控制存储器模块，所述存储器模块包括多个数据芯片、第一奇偶校验芯片和第二奇偶校验芯片，所述存储器控制器包括：纠错码(ECC)引擎电路；中央处理单元(CPU)，被配置为控制所述ECC引擎电路；和错误管理电路，其中所述存储器控制器电路被配置为，对来自所述存储器模块的读取的码字集执行ECC解码以生成第一校正子和第二校正子，所述第一校正子和第二校正子在读取操作中生成，基于所述第一校正子和所述第二校正子来纠正所述读取的码字集中的用户数据集中的可纠正错误，向所述错误管理电路提供与所述可纠正错误相关联的第二校正子，对与通过多个读取操作检测到的可纠正错误相关联的错误地址进行计数，通过累积与所述可纠正错误相关联的第二校正子来存储所述第二校正子，基于所述计数的结果和所述第二校正子的累积来确定所述可纠正错误的属性，以及确定与所述可纠正错误相关联的至少一个存储器区域上的错误管理策略，所述至少一个存储器区域与所述多个数据芯片相关联。2.根据权利要求1所述的存储器控制器电路，其中所述存储器控制器电路被配置为基于错误符号信息对所述错误地址进行计数以输出计数值，所述错误符号信息指示其中发生所述可纠正错误的符号，基于所述计数值确定所述可纠正错误的第一属性，基于所述第二校正子的累积和所述第一属性，生成用于修复所述至少一个存储器区域的修复信号，以及基于所述第二校正子的累积来预测所述至少一个存储器区域中的不可纠正错误的发生，以向所述CPU提供与所述预测相关联的警报信号。3.根据权利要求2所述的存储器控制器电路，其中所述错误管理电路包括：错误地址寄存器，被配置为存储所述错误地址和所述错误符号信息，并且所述错误管理电路被配置为比较先前错误地址和当前错误地址，以输出指示所述比较的结果的地址比较信号，所述先前错误地址包括与所述读取操作中的先前读取操作相关联的错误符号信息，所述当前错误地址包括与所述读取操作当中的当前读取操作相关联的错误符号信息，以及接收所述地址比较信号，以基于所述地址比较信号中的多个位输出所述计数值。4.根据权利要求3所述的存储器控制器电路，其中所述错误管理电路还包括：第一计数器，被配置为第一输出与所述存储器区域的行地址相关联的第一子计数值，所述第一输出基于所述地址比较信号；第二计数器，被配置为第二输出与所述存储器区域的列地址相关联的第二子计数值，所述第二输出基于所述地址比较信号；第三计数器，被配置为第三输出与所述存储器区域的存储体地址相关联的第三子计数值，所述第三输出基于所述地址比较信号；和第四计数器，被配置为第四输出与包括所述存储器区域的存储器芯片相关联的第四子
计数值，所述第四输出基于所述地址比较信号。5.根据权利要求4所述的存储器控制器电路，其中所述计数值包括所述第一子计数值、所述第二子计数值、所述第三子计数值和所述第四子计数值。6.根据权利要求2所述的存储器控制器电路，其中所述错误管理电路被配置为：基于所述计数值确定所述第一属性以生成指示所述第一属性的故障属性信号，存储通过一次读取操作获得的与所述可纠正错误相关联的第二校正子；通过累积通过所述多个读取操作获得的与所述可纠正错误相关联的所述第二校正子来存储所述第二校正子；基于所累积的第二校正子生成预测所述不可纠正错误的发生的不可纠正错误信息；基于所述不可纠正错误信息向所述CPU提供所述警报信号；以及基于所述故障属性信号和所累积的第二校正子向所述CPU提供所述修复信号。7.根据权利要求6所述的存储器控制器电路，其中所述错误管理电路被配置为响应于所述存储器区域中发生的所述可纠正错误的数量超过参考值而提供所述警报信号，所述警报信号通过参考所累积的第二校正子来提供。8.根据权利要求6所述的存储器控制器电路，其中所述错误管理电路被配置为基于所述故障属性信号和所累积的第二校正子来确定所述可纠正错误的第二属性，以及基于所述第二属性向所述CPU提供所述修复信号。9.根据权利要求2所述的存储器控制器电路，其中所述错误管理电路被配置为基于所述计数值确定所述第一属性以生成指示所述第一属性的故障属性信号，并且所述错误管理电路包括校正子寄存器，所述校正子寄存器被配置为存储通过一次读取操作获得的与所述可纠正错误相关联的第二校正子，校正子累积寄存器，连接到所述校正子寄存器，被配置为通过累积通过所述多个读取操作获得的与所述可纠正错误相关联的第二校正子来存储所述第二校正子，并且所述错误管理电路被配置为基于所累积的第二校正子生成预测所述不可纠正错误的发生的不可纠正错误信息，基于所述不可纠正错误信息向所述CPU提供所述警报信号，以及基于所述故障属性信号和所累积的第二校正子向所述CPU提供所述修复信号。10.根据权利要求9所述的存储器控制器电路，还包括不可纠正错误确定器，被配置为基于以符号为单位的所述可纠正错误的数量与通过参考所累积的第二校正子的参考值的比较，提供所述不可纠正错误信息以提供所述警报信号。11.根据权利要求1所述的存储器控制器电路，其中所述ECC引擎电路包括：ECC存储器，被配置为存储奇偶校验矩阵；并且所述ECC引擎电路被配置为对所述读取的码字集执行ECC解码以生成所述第一校正子和所述第二校正子，并且被配置为向所述错误管理电路提供所述第二校正子和与所述可纠正错误相关联的所述错误地址。12.根据权利要求11所述的存储器控制器电路，其中所述ECC引擎电路被配置为响应于所述第一校正子非零和所述第二校正子非零，...

【专利技术属性】
技术研发人员：金浩渊，李起准，金赞起，李明奎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：