具有较高数据传输速度的方法、主机、闪存卡及闪存系统技术方案

一种闪存系统，包含一主机与一闪存卡。该主机与该闪存卡间数据的传输可以一周期信号来同步化。该主机与该闪存卡间数据可于该周期信号的上升缘与下降缘传输以增加传输的速度。

【技术实现步骤摘要】

本专利技术涉及一闪存系统，更明确地说，本专利技术涉及一种具有较高数据传 输速度的闪存系统。
技术介绍
请参考图1。图1是说明现有技术的闪存系统100的示意图。闪存系统 100包含主机110及闪存卡120。闪存卡120耦接于主机110。主机110包含 周期信号端及数据端。周期信号端用来传送周期信号CLK、数据端用来交换 数据DAT。闪存卡120耦接于主机110，经由周期信号端接收周期信号CLK， 且经由数据端交换数据DAT。当闪存卡120耦接于主机110时，主机110便 可从闪存卡120存取数据。当主机110传送数据DAT至闪存卡120时，主机 110经由数据端，传送一控制指令至闪存卡120以使闪存卡120能准备好接 收数据DAT;主机110并同时提供一周期信号CLK给闪存卡120以同步化。 而当主机110要从闪存卡120读取数据时，步骤类似上述。请参考图2。图2是说明数据DAT于主机110及闪存卡120间的传输的 示意图。如图2所示，数据DAT包含n个比特(bit)DO、 Dl、 D2…到Dn。于 周期信号CLK的第一个上升缘时，传送第一个比特DO。在周期信号CLK的下 一个上升缘时，传送第二个比特D1。因此，比特Dn会于周期信号CLK的第 (n+l)个上升缘时被传送。假设周期信号CLK的周期为T,则n个比特的数据 DAT总共需要(nT)的时间来完成数据的传输。在现有技术中，加速数据传输的方法是提高周期信号CLK的频率。也就 是说，周期T将会降低。但是周期信号CLK的频率有提升的上限，最高约为 50百万赫兹(MHz)。若周期信号CLK的频率高于50百万赫兹，则会因为噪声 增加，而降低传输的品质。因此，现有技术的闪存系统所能传输的速度将被 限制于周期信号CLK而无法有效地提升。
技术实现思路
本专利技术提供一种具有更高数据传输速度的方法。该方法包含于 一周期信 号的一上升缘，传送一第一组数据；以及于该周期信号的该上升缘后的一下 降缘立刻传送一 第二组数据。本专利技术另提供一种具有较高数据传输速度的方法。该方法包含于 一周期信号的一下降缘，传送一第一组数据；以及在该周期信号的该下降缘后出现的第一个上升缘，传送一第二组数据。本专利技术另提供一种具有较高数据传输速度的主机。该主机包含一周期信号端； 一数据端； 一处理器，包含一数据总线端，用来传送一指令； 一緩沖 区控制器，包含一数据总线端，耦接于该处理器的数据总线端，用来接收该 指令； 一第一输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数 组数据； 一第一输出端，用来传送奇数组数据；以及一第二输出端，用来传 送偶数组数据； 一周期信号产生器(oscillator)用来输出一周期信号； 一传 送模块，耦接于该緩沖区控制器、该周期信号产生器以及该数据端，用来根 据该周期信号传送从数据端的缓冲区的数据；以及一接收模块，耦接于该缓 冲区控制器、该周期信号产生器以及该数据端，用来根据该周期信号接收从 数据端的数据及传送所接收的数据至该緩沖区控制器。本专利技术另提供一种具有较高数据传输速度的闪存卡。该闪存卡包含一数 据端； 一周期信号端，用来接收一周期信号； 一周期信号缓冲器(clock tree)， 耦接于该周期信号端，用来緩沖该周期信号并据以产生一緩沖周期信号；一 緩沖区控制器，包含一第一输入端，用来接收奇数组数据； 一第二输入端， 用来接收偶数组数据； 一第一输出端，用来传送奇数组数据；以及一第二输 出端，用来传送偶数组数据； 一传送模块，耦接于该緩沖区控制器、该周期 信号緩冲器以及该数据端，用来根据该緩冲周期信号的上升缘与下降缘传送 数据； 一接收模块，耦接于该緩冲区控制器、该周期信号緩冲器以及该数据 端，用来根据该緩沖周期信号的上升缘与下降缘接收数据；以及一闪存存储 装置，耦接于该緩冲区控制器，用来存储数据。本专利技术另提供一种具有较高数据传输速度的闪存卡。该闪存卡包含一数 据端； 一周期信号端，用来接收一周期信号； 一緩沖区控制器，包含一第一 输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数组数据； 一第 一输出端，用来传送奇数组数据；以及一第二输出端，用来传送偶数组数据; 一传送模块，耦接于该緩冲区控制器、该周期信号端以及该数据端，用来根据该周期信号的上升缘与下降缘传送数据； 一接收模块，耦接于该緩冲区控 制器、该周期信号端以及该数据端，用来根据该周期信号的上升缘与下降缘接收数据；以及一闪存存储装置，耦接于该緩沖区控制器，用来存储数据。本专利技术另提供一种具有较高数据传输速度的闪存系统。该系统包含一周期信号端； 一数据端； 一主机，包含一处理器，包含一数据总线端，用来传 送一控制指令； 一緩冲区控制器，包含一数据总线端，耦接于该处理器的该 数据总线端，用来接收该控制指令； 一第一输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数组数据； 一第一输出端，用来传送奇数组数据； 一第二输出端，用来传送偶数组数据； 一周期信号产生器，用来输出一周期 信号； 一传送模块，耦接于该緩冲区控制器、该周期信号产生器，以及该数 据端之间，用来根据该周期信号传送从该緩沖区至该数据端的数据； 一接收 模块，耦接于该緩沖区控制器、该周期信号产生器，以及该数据端之间，用 来根据该周期信号接收从该数据端传送来的数据及所接收的数据至该缓沖区 控制器；以及一闪存卡，耦接于该周期信号端与该数据端，用来根据该周期 信号，经由该数据端，传送或接收数据。附图说明图1是说明现有技术的闪存系统的示意图。图2是说明数据在主机及闪存卡间的传输的示意图。图3是说明根据本专利技术的第一实施例在主机与闪存卡间数据传输的示意图。图4是说明根据本专利技术的第二实施例在主机与闪存卡间数据传输的示意图。图5是根据本专利技术的第一实施例的主机的示意图。图6是根据本专利技术的第一实施例的内存卡的示意图。图7是根据本专利技术的第一实施例的接收模块的电路示意图。图8是根据本专利技术的第一实施例的传送模块的传送模块的电路示意图。图9是说明当内存卡传送数据时，传送模块的时序示意图。图10是根据本专利技术的第 一 实施例的传送模块的传送模块的电路示意图。图11是说明当内存卡传送数据时，传送模块的时序示意图。图12是根据本专利技术的第二实施例的传送模块的传送模块的电路示意图。X2图13是说明当内存卡传送数据时，传送模块的时序示意图。图14是根据本专利技术的第二实施例的传送模块的传送模块的电路示意15是说明当内存卡传送数据时，传送模块的时序示意图。图16是根据本专利技术第二实施例的内存卡的示意图。图17是根据本专利技术的闪存卡的第 一实施例的传送模块的电路示意图。图18是说明当内存卡传送数据时，传送模块的时序示意图。图19是根据本专利技术的闪存卡的第二实施例的传送模块的电路示意图。图20是说明当内存卡传送数据时，传送模块的时序示意图。附图符号说明100110、 500 120、 600、 1600 CLK、 CLKI、 BCLK DATDO、 Dl、 D2…Dn 5 01502、 601、 1601503、 602、 1602 504INV F S BA、 B、 C、 D、 E、 F、 G、 XI606、 1606603、 1603604、 800、 l画、1200、 1400本文档来自技高网...

【技术保护点】
一种具有更高数据传输速度的方法，包含：　　　　在一周期信号的一上升缘，传送一第一组数据；以及　　　　在该周期信号的该上升缘后的一下降缘立刻传送一第二组数据。

【技术特征摘要】
US 2007-1-31 11/669,1711.一种具有更高数据传输速度的方法，包含在一周期信号的一上升缘，传送一第一组数据；以及在该周期信号的该上升缘后的一下降缘立刻传送一第二组数据。2. —种具有较高数据传输速度的方法，包含 在一周期信号的一下降缘，传送一第一组数据；以及 在该周期信号的该下降缘后出现的第一个上升缘，传送一第二组数据。3. —种具有较高数据传输速度的主机，包含 一周期信号端；一数据端；一处理器，包含一数据总线端，用来传送一指令； 一缓沖区控制器，包含一数据总线端，耦接于该处理器的数据总线端，用来接收该指令；一第一输入端，用来接收奇数组数据；一第二输入端，用来接收偶数组数据；一第一输出端，用来传送奇数组数据；以及 一第二输出端，用来传送偶数组数据；一周期信号产生器用来输出一周期信号；一传送模块，耦接于该緩冲区控制器、该周期信号产生器以及该数据端, 用来根据该周期信号传送从数据端的缓沖区的数据；以及一接收模块，耦接于该緩沖区控制器、该周期信号产生器以及该数据端， 用来根据该周期信号接收从数据端的数据及传送所接收的数据至该緩沖区控制器。4. 如权利要求3所述的主机，另包含一数据緩冲区，耦接于该緩沖区控 制器，用来緩沖数据。5. 如权利要求3所述的主机，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号产生器，用来接收该周期信号；以及一输出端；其中，当该周期信号为高电位时，该选择装置将该高输入端耦接于该输出端；当该周期信号为低电位时，该选择装置将该低输入端耦接于该输 出端；一反相器，耦接于该周期信号产生器，用来将该周期信号反相并产生一 反相周期信号；一第一触发器，包含一输入端，耦接于该缓沖区控制器的一第一输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该周期信号产生器，用来接收该周期信号；以及一第二触发器，包含一输入端，耦接于该緩冲区控制器的一第二输出端； 一输出端，耦接于该选择装置的该低输入端；以及 一控制端，耦接于该反相器，用来接收该反相周期信号。6. 如权利要求3所述的主机，其中，该接收模块包含一反相器，耦接于该周期信号产生器，用来将该周期信号反相以产生一 反相周期信号；一第一触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩冲区控制器的一第一输入端；以及 一控制端，耦接于该周期信号产生器，用来接收该周期信号；以及 一第二触发器，包含一丰lr入端，耦-接于该IW居端；一输出端，耦接于该緩冲区控制器的一第二输入端；以及 一控制端，耦接于该反相器，用来接收该反相周期信号。7. —种具有较高数据传输速度的闪存卡，包含 一数据端；一周期信号端，用来接收一周期信号；一周期信号緩沖器，耦接于该周期信号端，用来緩沖该周期信号并据以 产生一緩冲周期信号；一緩沖区控制器，包含一第一输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数组数据；一第一输出端，用来传送奇数组数据；以及 一第二输出端，用来传送偶数组数据；一传送模块，耦接于该緩沖区控制器、该周期信号缓冲器以及该数据端，用来根据该緩沖周期信号的上升缘与下降缘传送数据；一接收模块，耦接于该緩冲区控制器、该周期信号緩冲器以及该数据端， 用来根据该緩冲周期信号的上升缘与下降缘接收数据；以及一闪存存储装置，耦接于该緩沖区控制器，用来存储数据。8. 如权利要求7所述的闪存卡，另包含一数据緩沖区，耦接于该緩沖区 控制器，用来緩沖数据。9. 如权利要求7所述的闪存卡，其中，该传送模块包含 一选择装置，、包含一高输入端； 一低输入端；一控制端，耦接于该周期信号缓沖器，用来接收该緩冲周期信号；以及一输出端；其中当该緩冲周期信号为高电位时，该选择装置将该高输入端耦接 于该输出端；当该缓沖周期信号为低电位时，该选择装置将该低输入端耦接 于该l命出端；一反相器，耦接于该周期信号緩沖器，用来将该緩沖周期信号反相并产 生一反相緩沖周期信号； 一第一触发器，包含一输入端，耦接于该緩沖区控制器的一第一输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该周期信号緩沖器，用来接收该緩沖周期信号；以及一第二触发器，包含一输入端，耦接于该緩沖区控制器的 一 第二输出端； 一输出端，耦接于该选择装置的该低输入端；以及一控制端，耦接于该反相器，用来接收该反相緩沖周期信号。10. 如权利要求7所述的闪存卡，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号緩冲器，用来接收该緩沖周期信号；以及一输出端；其中，当该緩沖周期信号为高电位时，该选择装置将该高输入端耦 接于该输出端；当该緩冲周期信号为低电位时，该选择装置将该低输入端耦 接于该输出端；一反相器，耦接于该周期信号緩沖器，用来将该缓沖周期信号反相并产 生一反相緩沖周期信号； 一第一触发器，包含一输入端，耦接于该緩冲区控制器的一第一输出端； 一输出端，耦接于该选择装置的该低输入端；以及一控制端，耦接于该反相器，用来接收该反相缓沖周期信号；以及一第二触发器，包含一输入端，耦接于该缓沖区控制器的一第二输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该周期信号緩沖器，用来接收该緩冲周期信号。11. 如权利要求7所述的闪存卡，其中，该接收模块包含 一反相器，耦接于该周期信号緩沖器，用来将该緩冲周期信号反相以产生一反相緩沖周期信号； 一第一触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该缓冲区控制器的一第一输入端；以及 一控制端，耦接于该周期信号緩沖器，用来接收该緩冲周期信号；以及一第二触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩冲区控制器的一第二输入端；以及一控制端，耦接于该反相器，用来接收该反相緩沖周期信号。12. 如权利要求7所述的闪存卡，其中，该接收模块包含 一反相器，耦接于该周期信号緩沖器，用来将该緩沖周期信号反相以产生一反相緩冲周期信号； 一第一触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩沖区控制器的一第一输入端；以及 一控制端，耦接于该反相器，用来接收该反相緩沖周期信号；以及 一第二触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩沖区控制器的一第二输入端；以及 一控制端，耦接于该周期信号缓沖器，用来接收该緩冲周期信号。13. 如权利要求7所述的闪存卡，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号緩沖器，用来接收该緩冲周期信号；以及一输出端；其中，当该緩沖周期信号为高电位时，该选择装置将该高输入端耦 接于该输出端；当该緩沖周期信号为低电位时，该选择装置将该低输入端耦 接于该输出端；一反相器，耦接于该周期信号緩冲器，用来将该緩沖周期信号反相并产 生一反相緩冲周期信号；一第一触发器，包含一输入端，耦接于该缓沖区控制器的一第 一输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该反相器，用来接收该反相緩沖周期信号；以及一第二触发器，包含:一输入端，耦接于该緩冲区控制器的 一第二输出端；一输出端，耦接于该选择装...

【专利技术属性】
技术研发人员：须川聪，陈景湖，张文林，林楷勋，熊福嘉，
申请(专利权)人：擎泰科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]