沟槽型MOSFET器件及其制造方法技术

公开了一种沟槽型MOSFET器件及其制造方法，包括：在衬底上形成外延层；在外延层中形成沟槽；在沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层；经由沟槽的上部侧壁对外延层进行离子注入以形成掺杂区；在沟槽的上部侧壁和外延层的表面形成栅氧化层；在沟槽中绝缘层的表面形成第二栅极导体；在外延层中形成体区和源区；以及在外延层表面的栅氧化层上形成介质层，其中，体区由掺杂区形成，体区和第二栅极导体在外延层中延伸的深度相近。本申请的沟槽型MOSFET器件及其制造方法，在形成第二栅极导体之前，经由沟槽上部的侧壁注入形成体区，从而自适应的控制体区的深度，降低栅漏电荷Qgd波动大的问题。波动大的问题。波动大的问题。

【技术实现步骤摘要】
沟槽型MOSFET器件及其制造方法


[0001]本专利技术涉及半导体器件
，特别涉及一种沟槽型MOSFET器件及其制造方法。

技术介绍

[0002]功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS（垂直双扩散金属氧化物半导体）场效应晶体管、LDMOS（横向扩散金属氧化物半导体）场效应晶体管以及IGBT（绝缘栅双极型晶体管）等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。
[0003]在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOSFET。在常规的沟槽型分离栅MOSFET器件中，体区从外延层的表面经过离子注入和退火激活形成，如图1所示，但是这样形成的器件中，第二栅极导体134的底部与体区121的底部之间的overlay（套刻精度）难以控制，会导致较大的Qgd（栅漏电荷）波动。

技术实现思路

[0004]鉴于上述问题，本专利技术的目的在于提供一种沟槽型MOSFET器件及其制造方法，在形成第二栅极导体之前，经由沟槽上部的侧壁注入形成体区，从而自适应的控制体区的深度，改善Qgd波动大的问题。
[0005]根据本专利技术的一方面，提供一种沟槽型MOSFET器件的制造方法，包括：在第一掺杂类型的衬底上形成第一掺杂类型的外延层；在所述外延层中形成沟槽；在所述沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层，所述绝缘层和所述第一栅极导体暴露所述沟槽的上部；经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成第二掺杂类型的掺杂区，所述第二掺杂类型与所述第一掺杂类型相反；在所述沟槽的上部侧壁和所述外延层的表面形成栅氧化层；在所述沟槽中所述绝缘层的表面形成第二栅极导体；在所述外延层中形成第二掺杂类型的体区和第一掺杂类型的源区；以及在所述外延层表面的栅氧化层上形成介质层，其中，所述体区由所述掺杂区形成，所述体区和所述第二栅极导体在所述外延层中延伸的深度相近。
[0006]可选地，在所述沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层的步骤包括：在所述外延层的表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕所述沟槽形成空腔；在所述第一绝缘层的表面和所述空腔中形成多晶硅层；对所述多晶硅层和所述第一绝缘层进行回蚀刻，暴露所述沟槽的上部，回蚀刻后沟槽中剩余的所述多晶硅层为第一栅极导体；在所述沟槽中的所述多晶硅层和所述第一绝缘层上形成第二绝缘层，所述绝缘层包括所述第一绝缘层和所述第二绝缘层。
[0007]可选地，经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成第二掺杂类型的掺杂区的步骤包括：在所述沟槽的上部侧壁和所述外延层的表面形成注入氧化层；经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成掺杂区；去除所述注入氧化层。
[0008]可选地，在所述外延层中形成第二掺杂类型的体区的步骤包括：经由所述外延层的表面进行离子注入；以及对所述掺杂区进行激活退火，所述掺杂区的离子和注入的离子扩散形成所述体区。
[0009]可选地，在所述外延层表面的栅氧化层上形成介质层的步骤之后，还包括：形成贯穿所述介质层，并延伸到所述外延层中的通孔；经由所述通孔在所述通孔底部的体区中形成接触区；在所述介质层的表面和所述通孔中沉积金属材料形成第一导电层；在所述衬底的第二表面沉积金属材料形成第二导电层。
[0010]可选地，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
[0011]根据本专利技术的另一方面，提供一种沟槽型MOSFET器件，采用如上述所述的制造方法，包括：衬底；外延层，位于所述衬底第一表面上，所述外延层中具有沟槽；第一栅极导体、绝缘层和第二栅极导体，位于所述沟槽中，所述绝缘层包围所述第一栅极导体，所述第二栅极导体位于所述绝缘层上方；栅氧化层，位于所述外延层的表面和所述第二栅极导体与所述沟槽侧壁之间；体区、源区和接触区，位于所述外延层中；介质层，位于所述栅氧化层和所述第二栅极导体上；第一导电层和第二导电层，所述第一导电层位于所述介质层上并贯穿介质层延伸到所述外延层中的接触区，所述第二导电层位于所述衬底的第二表面，其中，所述体区和所述第二栅极导体在所述外延层中延伸的深度相近。
[0012]本专利技术提供的沟槽型MOSFET器件及其制造方法，采用额外在沟槽的上侧壁进行离子注入形成体区的方法，自适应的控制体区的深度，降低第二栅极导体与体区之间的套刻精度overlay，改善了栅漏电荷Qgd波动大的问题。
[0013]进一步地，第一栅极导体与第二栅极导体之间的绝缘层为将第一绝缘层回蚀刻以后，在第一绝缘层和第一栅极导体表面沉积形成，从而第一栅极导体与第二栅极导体之间的绝缘层的厚度可以控制，从而提高了器件的良率和可靠性。
附图说明
[0014]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出了根据现有技术的沟槽型MOSFET器件的结构图；图2示出了根据本专利技术实施例的沟槽型MOSFET器件的结构图；图3a至图3g示出了根据本专利技术实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。
具体实施方式
[0015]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0016]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
[0017]如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
[0018]下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。
[0019]图2示出了根据本专利技术实施例的沟槽型MOSFET器件的结构图。
[0020]参考图2，本申请所示的沟槽型MOSFET器件200，包括：第一掺杂类型的衬底210，位于衬底210上方的第一掺杂类型的外延层220，位于外延层220中沟槽中的绝缘层231，被绝缘层231包围的第一栅极导体232，位于沟槽中绝缘层231上方的沟槽侧壁的栅氧化层233和位于沟槽中绝缘层231上方的第二栅极导体，位于外延层220第一表面中的体区222，源区223以及接触区224，以及位于外延层220上方的介质层235和第一导电层242，其中，第一导电层242还包括贯穿介质层235，并延伸到外延层220中，与接触区224连接的导电通道241。在该实施例中，在衬底210的第二表面，还包括第二导电层243。其中，第一导电层242例如为源极导电层，第二导电层243例如为漏极导电层。<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型MOSFET器件的制造方法，其特征在于，包括：在第一掺杂类型的衬底上形成第一掺杂类型的外延层；在所述外延层中形成沟槽；在所述沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层，所述绝缘层和所述第一栅极导体暴露所述沟槽的上部；经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成第二掺杂类型的掺杂区，所述第二掺杂类型与所述第一掺杂类型相反；在所述沟槽的上部侧壁和所述外延层的表面形成栅氧化层；在所述沟槽中所述绝缘层的表面形成第二栅极导体；在所述外延层中形成第二掺杂类型的体区和第一掺杂类型的源区；以及在所述外延层表面的栅氧化层上形成介质层，其中，所述体区由所述掺杂区形成，所述体区和所述第二栅极导体在所述外延层中延伸的深度相近。2.根据权利要求1所述的制造方法，其特征在于，在所述沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层的步骤包括：在所述外延层的表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕所述沟槽形成空腔；在所述第一绝缘层的表面和所述空腔中形成多晶硅层；对所述多晶硅层和所述第一绝缘层进行回蚀刻，暴露所述沟槽的上部，回蚀刻后沟槽中剩余的所述多晶硅层为第一栅极导体；在所述沟槽中的所述多晶硅层和所述第一绝缘层上形成第二绝缘层，所述绝缘层包括所述第一绝缘层和所述第二绝缘层。3.根据权利要求1所述的制造方法，其特征在于，经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成第二掺杂类型的掺杂区的步骤包括：在所述沟槽的上部侧壁和所述外延层的表面形成注入氧化层；经由所述沟槽的上部侧壁对所述外延层进行...

【专利技术属性】
技术研发人员：蔡金勇，
申请(专利权)人：杭州芯迈半导体技术有限公司，
类型：发明
国别省市：