一种集成电路结构制造技术

本申请公开一种集成电路结构，所述集成电路结构包括半导体衬底、至少一布线层、至少一存储器、多个电连件和至少一处理器所述布线层形成于所述半导体衬底的至少一侧，每个所述存储器和所述处理器部分交叠地安装在所述半导体衬底的同一侧，且所述电连件被设置在所述存储器和所述处理器相互交叠的间隙，并导通所述存储器和所述处理器，其中所述存储器和所述处理器分别与所述布线层导通。理器分别与所述布线层导通。理器分别与所述布线层导通。

【技术实现步骤摘要】
一种集成电路结构


[0001]本技术涉及半导体领域，尤其涉及一种集成电路结构。

技术介绍

[0002]目前，随着科技的不断发展，高性能运算(HPC)和人工智能(AI)技术迅猛发展，对于集成电路芯片的性能要求也越来越高。尤其是随着5G技术不断地与各行各业联合，一些领域要求集成电路芯片具有高数据传输速率、高吞吐、低延迟和大带宽的性能。
[0003]多年以来，集成电路芯片制造厂家的技术发展和市场应用都遵循着摩尔定律，即集成电路芯片上所集成的电路的数目，每隔18个月就翻一番，而价格下降一半。但是集成的电路的数目增加，却对芯片的尺寸要求越来越小，因此，随着硅片上集成晶体管的数目增加，线路密度的增加，其复杂性和差错率也将呈指数增长，因此使全面而彻底的芯片测试几乎成为不可能。
[0004]而一旦芯片上线条的宽度达到纳米(10^
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9米)数量级时，相当于只有几个分子的大小，这种情况下材料的物理、化学性能将发生质的变化，而采用现行工艺的半导体器件不能正常工作，摩尔定律也就要走到尽头。
[0005]现在芯片行业面临的两大挑战，一是如何实现集成复杂度最小化。二是怎样实现成本的最优化。正因为集成电路芯片本身结构的限制，因此，制造厂家从关注追求更高频率，更小尺寸的先进制程技术扩展到先进封装技术。当前主流的先进封装技术，包括Flip
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Chip、WLCSP、Fan
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Out、Embedded IC、3D WLCSP、3DIC、2.5D interposer等7个重要技术。
[0006]无论采用何种封装技术，其都要解决方如何将内存放置在距离集成电路芯片 (例如处理器)最近的地方，以通过较短的连线相连减少延迟、降低功耗。
[0007]目前一种现有技术是将存储器和处理器并排布置在基板上，通过基板内的连线相连。但是采用这种技术的话，要求处理器和存储器之间在横向上间隔预定距离。如此一来，一方面使存储器和处理器之间的距离无法做到最小，另外一方面也增大了集成电路芯片横向上的尺寸。芯片横向上的尺寸增大，使得芯片的成本增加。另一种技术方式是将多个存储器和处理器裸片(die)部署在一层或多层带有TSV垂直互连通孔和高密度金属布线的硅基板上(Si interposer)，然后进行封装。但是采用这种技术需要开设通孔，且需要在通孔中注入金属导电层。因此，这种技术十分复杂，不利于集成电路芯片生产良率和效率的提高。而且，存储器和处理器裸片之间始终间隔着硅基板，因此，所述存储器和所述处理器之间的间距无法最小化。

技术实现思路

[0008]本技术的另一个优势在于提供一种集成电路结构，其中所述集成电路结构不仅能够做到尺寸较小，而且还能够使处理器和存储器之间的间距更小，从而满足对集成电路结构。
[0009]本技术的另一个优势在于提供一种集成电路结构，其中所述集成电路结构的
制作工艺简单，从而能够提高所述集成电路结构的制作效率。
[0010]本技术的另一个优势在于提供一种集成电路结构，其中所述集成电路结构在横向上的尺寸能够更小，因而能够减少芯片制造商的制作成本。
[0011]本技术的另一个优势在于提供一种集成电路结构，其中所述集成电路结构由于相对地减少了所述存储器和所述处理器之间的间距，因此，所述集成电路结构具有相对较低的延迟率。
[0012]本技术的另一个优势在于提供一种集成电路结构，其中所述集成电路结构中存储器和处理器之间的间距减小后，有效地减少了因导通所述存储器和处理器所需要设置的导体的长度，进而有效地减少了所述集成电路结构的能耗。
[0013]本技术的另一个优势在于提供一种集成电路结构，其中由于所述集成电路结构中存储器和处理器之间的间距减小，因此，所述集成电路结构的差错率也相应地减少。
[0014]本技术的另一个优势在于提供一种集成电路结构，其中由于所述集成电路结构中存储器和处理器之间的间距减小，因此，所述集成电路结构发热量较小。
[0015]为达到本技术以上至少一个优势，本技术提供一种集成电路结构，所述集成电路结构包括：
[0016]半导体衬底；
[0017]至少一布线层，所述布线层形成于所述半导体衬底的至少一侧；
[0018]至少一存储器；
[0019]多个电连件；
[0020]至少一处理器，每个所述存储器和所述处理器部分交叠地安装在所述半导体衬底的同一侧，且所述电连件被设置在所述存储器和所述处理器相互交叠的间隙，并导通所述存储器和所述处理器，其中所述存储器和所述处理器分别与所述布线层导通。
[0021]根据本技术一实施例，所述存储器被贴装于所述布线层，其中所述处理器被倒置于所述半导体衬底，并且所述处理器和所述布线层之间通过所述电连件导通。
[0022]根据本技术一实施例，所述存储器和所述电连件在半导体衬底的厚度方向上的高度之和，与设置在所述处理器上朝向所述半导体衬底的一侧和所述半导体衬底之间的所述电连件适配。
[0023]根据本技术一实施例，所述集成电路结构还包括多个导电凸包，其中所述导电凸包被电连接于所述金属导电层，且所述导电凸包凸出所述布线层。
[0024]根据本技术一实施例，所述存储器和所述处理器上也对应地设置所述导电凸包，以在所述存储器和所述处理器交叠后，通过焊接所述导电凸包，进而形成所述导电件。
[0025]根据本技术一实施例，多个所述电连件之间间隔地设置。
[0026]根据本技术一实施例，所述集成电路结构包括两层布线层，两层所述布线层对称地形成于所述半导体衬底的两侧。
[0027]根据本技术一实施例，所述集成电路结构包括多个电导件，所述半导体衬底的顶侧和底侧之间形成多个穿孔，每个所述导电件穿过所述穿孔后两端分别电连接于位于所述半导体衬底顶侧的所述布线层和位于所述半导体衬底底侧的所述布线层，以形成特定的电路结构。
[0028]根据本技术一实施例，所述集成电路结构还包括一电源板，其中所述电源板
被所述电连件导通于所述存储器。
[0029]根据本技术一实施例，所述电源板上设置至少一旁路电容。
附图说明
[0030]图1示出了本技术所述集成电路结构的立体图。
[0031]图2示出了本技术所述集成电路结构的半导体衬底和布线层的部分剖视图。
[0032]图3示出了本技术所述集成电路结构的部分剖视图。
[0033]图4示出了本技术所述布线层的剖视图。
[0034]图5示出了本技术所述集成电路结构的制作流程的一个阶段的示意图。
[0035]图6示出了本技术所述集成电路结构的制作流程的第二个阶段的示意图。
[0036]图7示出了本技术所述集成电路结构的制作流程的第三个阶段的示意图。
[0037]图8示出了本技术所述集成电路结构的制作流程图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构，其特征在于，所述集成电路结构包括：半导体衬底；至少一布线层，所述布线层形成于所述半导体衬底的至少一侧；至少一存储器；多个电连件；至少一处理器，每个所述存储器和所述处理器部分交叠地安装在所述半导体衬底的同一侧，且所述电连件被设置在所述存储器和所述处理器相互交叠的间隙，并导通所述存储器和所述处理器，其中所述存储器和所述处理器分别与所述布线层导通。2.根据权利要求1所述集成电路结构，其特征在于，所述存储器的背面被贴装于所述布线层，其中所述处理器被倒置于所述半导体衬底，并且所述处理器和所述布线层之间通过所述电连件导通。3.根据权利要求2所述集成电路结构，其特征在于，所述存储器和所述电连件在半导体衬底的厚度方向上的高度之和，与设置在所述处理器上朝向所述半导体衬底的一侧和所述半导体衬底之间的所述电连件适配。4.根据权利要求3所述集成电路结构，其特征在于，所述集成电路结构还包括多个导电凸包，其中所述导电凸包被电连接于所述布线层的金属导电层，且所述导电凸包...

【专利技术属性】
技术研发人员：胡楠，崔传荣，肖敏，王琪，孔剑平，
申请(专利权)人：浙江毫微米科技有限公司，
类型：新型
国别省市：