一种高质量氧化镓半导体器件及制备方法技术

本发明专利技术涉及一种高质量氧化镓半导体器件及制备方法，该氧化镓半导体器件包括：Ga2O3衬底、场区、底栅介质层、第一金属层、第二金属层、源区、漏区和第三金属层，其中，场区嵌入Ga2O3衬底的端部，底栅介质层位于Ga2O3衬底的下方，第一金属层位于底栅介质层的下方，第二金属层位于第一金属层的下方，源区位于Ga2O3衬底的表层中且与Ga2O3衬底一端的场区相邻，漏区位于Ga2O3衬底的表层中且与Ga2O3衬底另一端的场区相邻，第三金属层位于场区之间且覆盖源区和漏区。该半导体器件采用氧化镓衬底，Ga2O3衬底在进行高温处理时不会产生多余的杂质，有效去除了杂质对半导体器件的性能的影响，提升了器件的电学及耐压性能。件的电学及耐压性能。件的电学及耐压性能。

【技术实现步骤摘要】
一种高质量氧化镓半导体器件及制备方法


[0001]本专利技术属于半导体器件制造领域，具体涉及一种高质量氧化镓半导体器件及制备方法。

技术介绍

[0002]碳化硅是目前发展最成熟的宽禁带半导体材料，与其他半导体材料相比，碳化硅具有高禁带宽度、高饱和电子漂移速度、高击穿强度、低介电常数和高热导率等优点。因此，碳化硅在高温、高频率、高功率的应用场合是极为理想的材料。
[0003]在同样的耐压和电流条件下，碳化硅器件的漂移区电阻要比硅低200倍，而且，碳化硅器件的开关时间可达10ns级。例如，碳化硅(SiC)金属氧化物半导体场效应管(MOSFET)作为多数载流子导电的单极型电压控制器件，其导通压降，比单极型、双极型硅器件低得多，使得具有开关速度快、高频性能好、反向电压高等优点。
[0004]目前的碳化硅半导体器件中，由于SiC衬底高温处理下会生产二氧化硅层，而在处理二氧化硅层时容易引入杂质，从而影响SiC半导体器件的性能。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种高质量氧化镓半导体器件及制备方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0006]本专利技术实施例提供了一种高质量氧化镓半导体器件，包括：Ga2O3衬底、场区、底栅介质层、第一金属层、第二金属层、源区、漏区和第三金属层，其中，
[0007]所述场区嵌入所述Ga2O3衬底的端部，所述底栅介质层位于所述Ga2O3衬底的下方，所述第一金属层位于所述底栅介质层的下方，所述第二金属层位于所述第一金属层的下方，所述源区位于所述Ga2O3衬底的表层中且与所述Ga2O3衬底一端的所述场区相邻，所述漏区位于所述Ga2O3衬底的表层中且与所述Ga2O3衬底另一端的所述场区相邻，所述第三金属层位于所述场区之间且覆盖所述源区和所述漏区。
[0008]在本专利技术的一个实施例中，所述Ga2O3衬底的材料为P型Ga2O3，掺杂浓度为1
×
10
13
～9
×
10
13
cm
‑3，厚度为1～5μm。
[0009]在本专利技术的一个实施例中，所述底栅介质层的材料包括SiO2，厚度为50～90nm；所述第一金属层的材料包括Au，厚度为70～130nm；所述第二金属层的材料包括Ti，厚度为2～8nm；所述第三金属层的材料包括Ni，厚度为2～8nm。
[0010]在本专利技术的一个实施例中，所述底栅介质层位于所述Ga2O3衬底的下方且包围所述Ga2O3衬底的侧边，所述第一金属层位于所述底栅介质层的下方且包围所述底栅介质层的侧边，所述第二金属层位于所述第一金属层的下方且包围所述第一金属层的侧边。
[0011]在本专利技术的一个实施例中，所述Ga2O3衬底侧边的所述底栅介质层的厚度为20～60nm，所述底栅介质层侧边的所述第一金属层的厚度为35～65nm，所述第一金属层侧边的所述第二金属层的厚度为1～6nm。
[0012]本专利技术的另一个实施例提供了一种高质量半导体器件的制备方法，包括步骤：
[0013]S1、在Ga2O3衬底的端部制备场区，使得所述场区嵌入所述Ga2O3衬底中；
[0014]S2、在所述Ga2O3衬底的底部生长底栅介质层；
[0015]S3、在所述底栅介质层的底部生长第一金属层；
[0016]S4、在所述第一金属层的底部淀积第二金属层；
[0017]S5、对所述Ga2O3衬底的表层中进行离子注入，形成与所述Ga2O3衬底一端的所述场区相邻的源区以及与所述Ga2O3衬底另一端的所述场区相邻的漏区；
[0018]S6、在所述场区之间溅射生长第三金属层，使得所述第三金属层覆盖所述源区和所述漏区。
[0019]在本专利技术的一个实施例中，所述Ga2O3衬底的材料为P型Ga2O3，掺杂浓度为1
×
10
13
～9
×
10
13
cm
‑3，厚度为1～5nm。
[0020]在本专利技术的一个实施例中，步骤S2包括：
[0021]采用反应溅射方法，在所述Ga2O3衬底的底部和侧边生长底栅介质层。
[0022]在本专利技术的一个实施例中，步骤S3包括：
[0023]采用磁控溅射沉积方法，在所述底栅介质层的底部和侧边生长第一金属层。
[0024]在本专利技术的一个实施例中，步骤S4包括：
[0025]在所述第一金属层的底部和侧边淀积第二金属层。
[0026]与现有技术相比，本专利技术的有益效果：
[0027]1、本专利技术的半导体器件采用氧化镓衬底，Ga2O3衬底在进行高温处理时不会产生多余的杂质，有效去除了杂质对半导体器件的性能的影响，同时Ga2O3有着更宽的带隙以及更高的耐击穿电压，可以提升器件的电学及耐压性能。
[0028]2、本专利技术的半导体器件在Ga2O3衬底的底部设置底栅介质层以及第一金属层，使得栅极位于器件的底层，能更有效的对器件体内载流子进行调控，提高器件的性能。
附图说明
[0029]图1为本专利技术实施例提供的一种高质量氧化镓半导体器件的结构示意图；
[0030]图2为本专利技术实施例提供的一种高质量半导体器件的制备方法的流程示意图；
[0031]图3a
‑
图3f为本专利技术实施例提供的一种高质量半导体器件的制备方法的过程示意图。
具体实施方式
[0032]下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。
[0033]实施例一
[0034]请参见图1，图1为本专利技术实施例提供的一种高质量氧化镓半导体器件的结构示意图，该氧化镓半导体器件包括：Ga2O3衬底1、场区2、底栅介质层3、第一金属层4、第二金属层5、源区6、漏区7和第三金属层8。
[0035]具体的，场区2嵌入Ga2O3衬底1的端部；底栅介质层3位于Ga2O3衬底1的下方，第一金属层4位于底栅介质层3的下方，第二金属层5位于第一金属层4的下方；源区6位于Ga2O3衬
底1的表层中且与Ga2O3衬底1一端的场区2相邻，漏区7位于Ga2O3衬底1的表层中且与Ga2O3衬底1另一端的场区2相邻，第三金属层8位于场区2之间且覆盖源区6和漏区7。
[0036]具体的，在Ga2O3衬底1的两端均嵌入有场区2；源区6位于Ga2O3衬底1的一端，与嵌入Ga2O3衬底1的场区2的侧边相接触；漏区7位于Ga2O3衬底1的另一端，与嵌入Ga2O3衬底1的场区2的侧边相接触；第三金属层8的下表面与源区6、漏区7均接触，其用于形成源漏之间的接触；底栅介质层3、第一金属层4、第二金属层5依次层叠在Ga2O3衬底1的下方，第一金属层4作为栅极，第二金属层5用于增强栅极的导电性。
[0037]Ga2O3作为第四代半导体，有着超宽的禁带4.8eV
‑
4.9eV并能承受高达10000V的电压，其电学本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高质量氧化镓半导体器件，其特征在于，包括：Ga2O3衬底(1)、场区(2)、底栅介质层(3)、第一金属层(4)、第二金属层(5)、源区(6)、漏区(7)和第三金属层(8)，其中，所述场区(2)嵌入所述Ga2O3衬底(1)的端部，所述底栅介质层(3)位于所述Ga2O3衬底(1)的下方，所述第一金属层(4)位于所述底栅介质层(3)的下方，所述第二金属层(5)位于所述第一金属层(4)的下方，所述源区(6)位于所述Ga2O3衬底(1)的表层中且与所述Ga2O3衬底(1)一端的所述场区(2)相邻，所述漏区(7)位于所述Ga2O3衬底(1)的表层中且与所述Ga2O3衬底(1)另一端的所述场区(2)相邻，所述第三金属层(8)位于所述场区(2)之间且覆盖所述源区(6)和所述漏区(7)。2.根据权利要求1所述的高质量氧化镓半导体器件，其特征在于，所述Ga2O3衬底(1)的材料为P型Ga2O3，掺杂浓度为1
×
10
13
～9
×
10
13
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‑3，厚度为1～5μm。3.根据权利要求1所述的高质量氧化镓半导体器件，其特征在于，所述底栅介质层(3)的材料包括SiO2，厚度为50～90nm；所述第一金属层(4)的材料包括Au，厚度为70～130nm；所述第二金属层(5)的材料包括Ti，厚度为2～8nm；所述第三金属层(8)的材料包括Ni，厚度为2～8nm。4.根据权利要求1所述的高质量氧化镓半导体器件，其特征在于，所述底栅介质层(3)位于所述Ga2O3衬底(1)的下方且包围所述Ga2O3衬底(1)的侧边，所述第一金属层(4)位于所述底栅介质层(3)的下方且包围所述底栅介质层(3)的侧边，所述第二金属层(5)位于所述第一金属层(4)的下方且包围所述第一金属层(4)的侧边。5.根据权利要求4所述的高质量氧化镓半导体...

【专利技术属性】
技术研发人员：李京波，王小周，赵艳，齐红基，李翎，任家呈，
申请(专利权)人：浙江芯国半导体有限公司，
类型：发明
国别省市：