用于posit运算的加速电路系统技术方案

描述与用于posit运算的加速电路系统有关的系统、设备和方法。可由驻留于加速电路系统上的第一缓冲器接收以通用数字或posit格式格式化的第一运算数。可由驻留于所述加速电路系统上的第二缓冲器接收以通用数字或posit格式格式化的第二运算数。可使用驻留于所述加速电路系统上的处理电路系统使用所述第一运算数和所述第二运算数执行算术运算、逻辑运算或两者。可由驻留于所述加速电路系统上的第三缓冲器接收所述算术运算、所述逻辑运算或两者的结果。果。果。

【技术实现步骤摘要】
用于posit运算的加速电路系统


[0001]本公开大体上涉及半导体存储器和方法，且更明确地说，涉及用于posit运算的加 速电路系统的设备、系统和方法。

技术介绍

[0002]存储器装置通常被提供为计算机或其它电子系统中的内部、半导体、集成电路。存 在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器会需要功率以 维持其数据(例如，主机数据、误差数据等)且包含随机存取存储器(random accessmemory，RAM)、动态随机存取存储器(dynamic random access memory，DRAM)、静态 随机存取存储器(static random access memory，SRAM)、同步动态随机存取存储器 (synchronous dynamic random access memory，SDRAM)和闸流体随机存取存储器 (thyristor random access memory，TRAM)，以及其它存储器。非易失性存储器可通过在 未被供电时保存所存储数据来提供永久数据，且可包含NAND快闪存储器、NOR快闪 存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器 (RRAM)及磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM) 等等。
[0003]存储器装置可耦合到主机(例如，主机计算装置)以存储数据、命令和/或指令以在计 算机或电子系统处于操作中时供主机使用。举例来说，数据、命令和/或指令可在计算或 其它电子系统的操作期间在主机与存储器装置之间传送。

技术实现思路

[0004]根据本申请案的方面，提供一种用于posit运算的加速电路系统的方法。所述方法 包括：通过驻留于加速电路系统上的第一缓冲器接收以通用数字(unum)或posit格式格 式化的第一运算数；通过驻留于所述加速电路系统上的第二缓冲器接收以所述unum或 posit格式格式化的第二运算数；使用驻留于所述加速电路系统上的处理电路系统使用所 述第一运算数和所述第二运算数来执行算术运算、逻辑运算或两者；以及通过驻留于所 述加速电路系统上的第三缓冲器传输所述算术运算、所述逻辑运算或两者的结果。
[0005]根据本申请案的另一方面，提供一种用于posit运算的加速电路系统的设备。所述 设备包括：直接存储器存取(DMA)控制器；第一缓冲器，其可耦合到所述DMA控制器 且经配置以存储以通用数字(unum)或posit格式格式化的第一运算数；第二缓冲器，其 可耦合到所述DMA控制器，且经配置以存储以所述unum或posit格式格式化的第二运 算数；处理电路系统，其可耦合到所述第一缓冲器和所述第二缓冲器，其中所述处理电 路系统经配置以使用所述第一运算数和所述第二运算数执行算术运算、逻辑运算或两 者；第三缓冲器，其可耦合到所述DMA控制器和所述处理电路系统，其中所述第三缓 冲器经配置以存储所述算术运算、所述逻辑运算或两者的结果。
[0006]根据本申请案的又一方面，提供一种用于posit运算的加速电路系统的系统。所述 系统包括：主机；以及存储器装置，其可耦合到所述主机且包括：第一存储器，其经配 置以
存储以通用数字(unum)或posit格式格式化且从所述主机接收的运算数；第二存储 器，其经配置以存储从所述主机接收的指令；处理装置，其可耦合到所述第一存储器和 所述第二存储器，且经配置以将由所述第二存储器存储的指令剖析为指示待由可耦合到 所述处理装置的计算电路系统执行的算术运算、逻辑运算或两者的执行的信号，其中所 述计算电路系统经配置以：从所述处理装置接收所述信号；至少部分地基于所述所接收 信号而检索由所述第一存储器存储的所述运算数中的特定者；以及至少部分地基于所述 所接收信号使用所述所检索的运算数来执行算术运算、逻辑运算或两者。
[0007]根据本申请案的又一方面，提供一种用于posit运算的加速电路系统的系统。所述 系统包括：主机，其经配置以：将以通用数字或posit格式格式化的数据向量传送到存 储器装置的存储器；将较高级指令剖析为较低级指令；以及将所述较低级指令中的相应 者写入到相应计算电路的相应缓冲器；以及所述存储器装置，其能够经由外围组件互连 高速(PCIe)接口耦合到所述主机，其中所述存储器装置包括：所述存储器，其经配置以 存储从所述主机接收的所述数据向量；以及可耦合到所述存储器的多个计算电路，其中 每一计算电路经配置以：从所述主机接收相应的较低级指令；以及根据所述相应较低级 指令执行算术运算、逻辑运算或两者。
[0008]根据本申请案的又一方面，提供一种用于posit运算的加速电路系统的设备。所述 设备包括：实施于现场可编程门阵列(FPGA)中的直接存储器存取(DMA)块，其中所述 DMA块包括：第一先入先出(FIFO)输入缓冲器，其经配置以接收第一位串；第二FIFO 输入缓冲器(1046)，其经配置以接收第二位串；以及可耦合到所述第一FIFO缓冲器和所 述第二FIFO缓冲器的电路系统，其中所述电路系统经配置以将所述第一位串和所述第 二位串解包；第一电路系统，其实施于所述FPGA中且可耦合到所述DMA块，且经配 置以将以浮点格式格式化的数据值转换为以所述unum或posit格式格式化的数据值；第 二电路系统，其实施于所述FPGA中且可耦合到所述DMA块，且经配置以将以所述unum 或posit格式格式化的数据值转换为以浮点格式格式化的数据值；第三电路系统，其实 施于所述FPGA中且可耦合到所述DMA块，且经配置以使用所述第一位串和所述第二 位串执行算术运算、逻辑运算或两者；第四电路系统，其实施于所述FPGA中且可耦合 到所述第一块、所述第二块和所述第三块，且经配置以对所述算术运算、所述逻辑运算 或两者的结果进行打包；以及FIFO输出缓冲器，其可耦合到所述第四电路系统。
[0009]根据本申请案的又一方面，提供一种用于posit运算的加速电路系统的方法。所述 方法包括：使用以通用数字(unum)或posit格式格式化的多个运算数来预计算多个算术 运算、多个逻辑运算或两者的结果；将所述预计算的结果编译到查找表(LUT)中；从处 理装置接收用以使用所述多个运算数的特定集合执行所述多个算术运算或所述多个逻 辑运算中的特定运算的指令；以及经由所述LUT识别所述预计算的结果中对应于所述 特定运算和所述多个运算数的所述特定集合的一个结果。
附图说明
[0010]图1是根据本公开的数个实施例的呈包含包含主机和存储器装置的设备的计算系统 形式的另一功能框图。
[0011]图2A是根据本公开的数个实施例的呈包含包含主机和存储器装置的设备的计算
系 统形式的功能框图。
[0012]图2B是根据本公开的数个实施例的呈包含包含主机和存储器装置的设备的计算系 统形式的另一功能框图。
[0013]图3是具有es指数位的n位posit的实例。
[0014]图4A是用于3位posit的正值的实例。...

【技术保护点】

【技术特征摘要】
1.一种用于posit运算的加速电路系统的方法，其包括：通过驻留于加速电路系统(120、220、520、920、968、1020、1170)上的第一缓冲器(545、546、662、762、862、962、1045、1046、1171、1173、1175)接收(1281)以通用数字unum或posit格式格式化的第一运算数；通过驻留于所述加速电路系统上的第二缓冲器(545、546、1045、1046、1171、1173、1175)接收(1282)以所述unum或posit格式格式化的第二运算数；使用驻留于所述加速电路系统上的处理电路系统(222、223、548、665、765、766、865、866、965、966、1076、1170)使用所述第一运算数和所述第二运算数来执行(1283)算术运算、逻辑运算或两者；以及通过驻留于所述加速电路系统上的第三缓冲器(547、1047、1177)传输(1284)所述算术运算、所述逻辑运算或两者的结果。2.根据权利要求1所述的方法，其进一步包括从在所述加速电路系统(120、220、520、920、968、1020、1170)外部的主存储器(130、230、530)检索所述第一运算数、所述第二运算数或两者。3.根据权利要求1到2中任一权利要求所述的方法，其进一步包括经由可耦合到所述加速电路系统(120、220、520、920、968、1020、1170)的直接存储器存取DMA控制器(542、1171、1173、1175)检索所述第一运算数、所述第二运算数或两者。4.一种用于posit运算的加速电路系统的设备，其包括：直接存储器存取DMA控制器(542、1171、1173、1175)；第一缓冲器(545、546、662、762、862、962、1045、1046、1171、1173、1175)，其可耦合到所述DMA控制器且经配置以存储以通用数字unum或posit格式格式化的第一运算数；第二缓冲器(545、546、662、762、862、962、1045、1046、1171、1173、1175)，其可耦合到所述DMA控制器，且经配置以存储以所述unum或posit格式格式化的第二运算数；处理电路系统(222、223、548、665、766、866、966、968、1076、1170)，其可耦合到所述第一缓冲器和所述第二缓冲器，其中所述处理电路系统经配置以使用所述第一运算数和所述第二运算数执行算术运算、逻辑运算或两者；第三缓冲器(547、1047、1177)，其可耦合到所述DMA控制器和所述处理电路系统，其中所述第三缓冲器经配置以存储所述算术运算、所述逻辑运算或两者的结果。5.根据权利要求4所述的设备，其进一步包括存储器(130、230、530、624、724、824、924、1124)，所述存储器可耦合到所述DMA控制器(542、1171、1173、1175)且经配置以存储所述第一运算数、所述第二运算数中的至少一者和所述结果。6.根据权利要求5所述的设备，其进一步包括可耦合到所述存储器(130、230、530、624、724、824、924、1124)的存储器控制器(110、550)，其中所述存储器包括至少两个相异存储器组件，且其中所述存储器控制器经配置以至少部分地基于从所述设备接收的信令而从所述存储器的所述至少两个相异存储器组件中的特定一者检索所述第一运算数、所述第二运算数或两者。7.根据权利要求5所述的设备，其进一步包括可耦合到所述DMA控制器(542、1171、1173、1175)的处理装置(554、654、754、854、1154)，其中所述处理装置经配置以：
将主机级指令剖析为机器级指令；以及将所述机器级指令传达到所述DMA控制器。8.根据权利要求7所述的设备，其中所述处理装置(554、654、754、854、1154)包括高速缓存相干精简指令集计算装置。9.一种用于posit运算的加速电路系统的系统，其包括：主机(102、202、502、602、702、802、902)；以及存储器装置(104、204、504、1104)，其可耦合到所述主机且包括：第一存储器(762、862、962、1162)，其经配置以存储以通用数字unum或posit格式格式化且从所述主机接收的运算数；第二存储器(763、863、963、1163)，其经配置以存储从所述主机接收的指令；处理装置(554、654、754、854、1154)，其可耦合到所述第一存储器和所述第二存储器，且经配置以将由所述第二存储器存储的指令剖析为指示待由可耦合到所述处理装置的计算电路系统(222、223、548、665、766、866、920、966、968、1076、1170)执行的算术运算、逻辑运算或两者的执行的信号，其中所述计算电路系统经配置以：从所述处理装置接收所述信号；至少部分地基于所述所接收信号而检索由所述第一存储器存储的所述运算数中的特定者；以及至少部分地基于所述所接收信号使用所述所检索的运算数来执行算术运算、逻辑运算或两者。10.根据权利要求9所述的系统，其中所述主机(102、202、502、602、702、802、902)经配置以将存储于所述主机的缓冲器(661、761、861、961)中的指令镜射到所述第二存储器(763、863、963、1163)。11.根据权利要求10所述的系统，其中所述计算电路系统(222、223、548、665、766、866、920、966、968、1076、1170)包括：缓冲器(664、764、864、964、1164)，其经配置以存储所述机器级指令；以及状态机(623、723、823、923、1123)，其可耦合到所述缓冲器且经配置以根据所述机器级指令引导所述算术运算、所述逻辑运算或两者的执行。12.根据权利要求11所述的系统，其中所述状态机(623、723、823、923、1123)包括：多个直接存储器存取DMA控制器(1171、1173、1175)，其经配置以检索所述所检索的运算数中的相应者；以及DMA控制器(1177)，其经配置以将所述算术运算、所述逻辑运算或两者的结果写入到所述第一存储器。13.根据权利要求11所述的系统，其中所述处理装置(554、654、754、854、1154)进一步经配置以：确定所述机器级指令是否已由所述状态机(623、723、823、923、1123)执行；以及响应于确定已执行所述机器级指令，致使所述第二存储器(763、863、963、1163)存储指示所执行的所述机器级指令的数据。14.根据权利要求13所述的系统，其中所述第二存储器(762、862、962、1162)经配置以
将指示所执行的所述机器级指令的所述数据镜射到所述主机(102、202、502、602、702、802、902)的缓冲器(660、760、860、960)...

【专利技术属性】
技术研发人员：V，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：