用于半导体器件的图案化方法和由此产生的结构技术

本发明专利技术的实施例提供了一种半导体器件以及形成半导体器件的方法。该方法包括在目标层上方形成第一掩模层，在第一掩模层上方形成多个间隔件，在多个间隔件上方形成第二掩模层，并图案化第二掩模层以形成第一开口，其中，在平面图中，开口的主轴在与多个间隔件中的间隔件的主轴垂直的方向上延伸。该方法还包括在开口中沉积牺牲材料，图案化牺牲材料，使用多个间隔件和图案化的牺牲材料蚀刻第一掩模层，使用蚀刻的第一掩模层蚀刻目标层以在目标层中形成第二开口，并且用导电材料填充目标层中的第二开口。第二开口。第二开口。

【技术实现步骤摘要】
用于半导体器件的图案化方法和由此产生的结构
[0001]本申请是2018年11月14日提交的标题为“用于半导体器件的图案化方法和由此产生的结构”、专利申请号为201811355245.0的分案申请。


[0002]本专利技术的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。

技术介绍

[0003]随着半导体器件不断地按比例缩小，各种处理技术(例如，光刻)适用于允许制造尺寸越来越小的器件。例如，随着栅极的密度增加，器件中各种部件(例如，上面的互连部件)的制造工艺适用于与器件部件的按比例缩小整体地兼容。然而，随着半导体工艺越来越小的工艺窗口，这些器件的制造已经接近并且甚至超过光刻设备的理论极限。随着半导体器件不断缩小，器件的元件之间的期望间距(即节距)小于可使用传统的光学掩模和光刻设备制造的节距。

技术实现思路

[0004]根据本专利技术的一个方面，提供了一种形成半导体器件的方法，包括：在目标层上方形成第一掩模层；在所述第一掩模层上方形成多个间隔件；在所述多个间隔件上方形成第二掩模层并且图案化所述第二掩模层以形成第一开口，其中，在平面图中，所述开口的主轴在与所述多个间隔件中的间隔件的主轴垂直的方向上延伸；在所述开口中沉积牺牲材料；图案化所述牺牲材料；使用所述多个间隔件和图案化的所述牺牲材料蚀刻所述第一掩模层；使用蚀刻的所述第一掩模层蚀刻所述目标层，以在所述目标层中形成第二开口；以及用导电材料填充位于所述目标层中的所述第二开口。
[0005]根据本专利技术的另一个方面，提供了一种形成半导体器件的方法，包括：在第二覆盖层上方形成第一覆盖层，所述第二覆盖层位于第一掩模层上方，所述第一掩模层位于介电层上方；在所述第一覆盖层中图案化开口，所述开口具有目标宽度；用第一材料填充所述开口以形成掩蔽元件；在所述第一覆盖层上方形成第二掩模层，并且图案化所述第二掩模层以形成第一掩模，所述第一掩模包括多个开口；使用所述第一掩模和所述掩蔽元件蚀刻所述第一覆盖层和所述第二覆盖层，其中，所述掩蔽元件防止所述第二覆盖层的部分被蚀刻；通过所述第二覆盖层图案化所述第一掩模层以形成第二掩模；通过所述第二掩模图案化所述介电层，所述介电层的图案化暴露位于所述介电层下面的导电部件；以及在所述介电层中形成导线，所述导线接触所述导电部件。
[0006]根据本专利技术的又一个方面，提供了一种半导体器件，包括：介电层；电源导轨，延伸穿过所述介电层，其中，所述电源导轨的侧壁包括一个或多个扭结；第一组互连线，位于所述电源导轨第一侧上且位于所述介电层中；以及第二组互连线，位于所述电源导轨第一侧上且位于所述介电层中，其中，所述一个或多个扭结的第一扭结横向地定位在所述第一组互连线和所述第二组互连线之间。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0008]图1、图2、图3、图4、图5、图6、图7、图8、图9、图10和图11示出根据一些实施例的制造半导体器件的各个中间阶段的截面图。
[0009]图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A和图22B示出根据一些实施例的制造半导体器件的各个中间阶段的截面图和平面图。
[0010]图23和图24示出根据一些实施例的制造半导体器件的各个中间阶段的截面图；
[0011]图25A和图25B示出根据一些实施例的制造半导体器件的中间阶段的截面图和平面图。
[0012]图26是根据一些实施例的方法的流程图。
[0013]图27、图28、图29和图30示出根据一些实施例的半导体器件的平面图。
[0014]图31是根据一些实施例的处理系统的框图。
[0015]图32是根据一些实施例的半导体器件的平面图。
[0016]图33A
‑
图33B是根据一些实施例的虚拟布局和半导体器件的平面图。
[0017]图34至图43是根据一些实施例的制造半导体器件的中间阶段的截面图。
[0018]图44A、图44B、图45A和图45B是根据一些实施例的制造半导体器件的中间阶段的截面图和平面图。
[0019]图46和图47是根据一些实施例的制造半导体器件的中间阶段的截面图。
[0020]图48是根据一些实施例的方法的流程图。
具体实施方式
[0021]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0022]而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
[0023]根据一些实施例提供了一种半导体器件和形成半导体器件的方法。在一些实施例中，实施图案化工艺以图案化位于半导体器件的目标层中的线。使用光刻图案化介电层以形成间隔件。在间隔件上方形成图案化的牺牲材料(有时称为反向材料)。图案化的牺牲材
料可以包括无机材料，并且通过在掩模中图案化开口(暴露图案化线的选定区的开口)以及使用合适的膜沉积工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等)在开口中沉积无机材料来形成。在形成牺牲材料之后，通过在牺牲材料中形成开口来图案化牺牲材料。间隔件和牺牲材料用于图案化下面的掩模层，该掩模层继而用于图案化目标层。下面的目标层可以是用于各种目的的层。例如，目标层可以是低k介电层，其中，使用掩模层来图案化开口。后续地，可以在低k介电层的开口中填充导电材料以限定互连线，其中，通过图案化的牺牲材料限定具有线切口的互连线。互连线可以具有精细(fine)节距，和/或一个或多个线切口可以具有细节距，和/或可以使用简化的图案化工艺形成具有细节距的互连线和线切口。例如，可以使用单个图案化工艺来图案化目标层以形成具有一个或多个线切口的细节距互连线以图案化目标层。因为在单本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：在目标层上方形成第一掩模层；在所述第一掩模层上方形成多个间隔件；在所述多个间隔件上方形成第二掩模层并且图案化所述第二掩模层以形成第一开口，其中，在平面图中，所述第一开口的主轴在与所述多个间隔件中的间隔件的主轴垂直的方向上延伸；在所述第一开口中沉积牺牲材料；图案化所述牺牲材料；使用所述多个间隔件和图案化的所述牺牲材料蚀刻所述第一掩模层；使用蚀刻的所述第一掩模层蚀刻所述目标层，以在所述目标层中形成第二开口；以及用导电材料填充位于所述目标层中的所述第二开口。2.根据权利要求1所述的方法，其中，图案化所述牺牲材料包括使用极紫外光刻工艺或浸没式曝光工艺图案化所述牺牲材料。3.根据权利要求1所述的方法，其中，所述多个间隔件中的相邻间隔件之间的间隙具有85.5nm或更小的节距。4.根据权利要求1所述的方法，其中，所述牺牲材料包括相对于用于形成所述第一掩模层的材料具有高蚀刻选择性的无机材料。5.根据权利要求1所述的方法，其中，所述牺牲材料是金属氧化物、无机氧化物或金属氮化物。6.根据权利要求1所述的方法，还包括：平坦化所述牺牲材料，其中，在所述平坦化之后，所述牺牲材料的顶面与所述多个间隔件的顶面齐平。7.根据权利要求1所述的方...

【专利技术属性】
技术研发人员：彭泰彦，陈文彦，陈志壕，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：