半导体器件及其形成方法技术

公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，半导体器件包括：存储器阵列，包括接触第一字线和第二字线的栅极介电层；以及氧化物半导体(OS)层，接触源极线和位线，栅极介电层设置在OS层和第一字线以及第二字线的每个之间；互连结构，位于存储器阵列上方，第二字线和互连结构之间的距离小于第一字线和互连结构之间的距离；以及集成电路管芯，接合至与存储器阵列相对的互连结构，集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至互连结构。本申请的实施例还涉及半导体器件及其形成方法。导体器件及其形成方法。导体器件及其形成方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本申请的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]作为实例，在用于包括无线电、电视、手机和个人计算器件的电子应用的集成电路中使用半导体存储器。半导体存储器包括两个主要类别。一类是易失性存储器；另一类是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不通电时会丢失它们存储的信息。
[0003]另一方面，非易失性存储器可以将数据存储在它们上。一种类型的非易失性半导体存储器是铁电随机存取存储器(FERAM或FRAM)。FeRAM的优势包括它的快速写入/读取速度和小尺寸。

技术实现思路

[0004]本申请的一些实施例提供了一种半导体器件，包括：存储器阵列，包括：栅极介电层，接触第一字线和第二字线；以及氧化物半导体(OS)层，接触源极线和位线，其中，所述栅极介电层设置在所述氧化物半导体层和所述第一字线以及所述第二字线的每个之间；互连结构，位于所述存储器阵列上方，其中，所述第二字线和所述互连结构之间的距离小于所述第一字线和所述互连结构之间的距离；以及集成电路管芯，接合至与所述存储器阵列相对的所述互连结构，其中，所述集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至所述互连结构。
[0005]本申请的另一些实施例提供了一种半导体器件，包括：逻辑管芯，包括半导体衬底；互连结构，位于所述逻辑管芯上方；以及存储器阵列，位于所述互连结构上方，所述存储器阵列包括：第一存储器单元，包括栅极介电层的接触第一字线的第一部分；以及第二存储器单元，包括所述栅极介电层的接触第二字线的第二部分，其中，所述第二存储器单元设置为在垂直于所述半导体衬底的主表面的第一方向上比所述第一存储器单元更远离所述互连结构，其中，所述第二字线在垂直于所述第一方向的第二方向上具有大于所述第一字线在所述第二方向上的长度的长度，并且其中，所述逻辑管芯包括配置为在所述存储器阵列中实施读取和写入操作的电路。
[0006]本申请的又一些实施例提供了一种形成半导体器件的方法，包括：形成存储器阵列，形成所述存储器阵列包括：在衬底上方形成多层堆叠件，所述多层堆叠件包括交替的导电层和介电层；图案化延伸穿过所述多层堆叠件的第一沟槽；沿所述第一沟槽的侧壁和底面沉积栅极介电层；以及在所述栅极介电层上方沉积氧化物半导体(OS)层；在所述存储器阵列上方形成第一互连结构；以及使用电介质至电介质接合和金属至金属接合将集成电路器件接合至所述第一互连结构。
附图说明
[0007]当接合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任何地增大或减小。
[0008]图1A和图1B示出了根据一些实施例的存储器阵列的立体图和电路图。
[0009]图2、图3、图4、图5、图6、图7A、图7B、图8A、图8B、图9、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图19C、图20A、图20B、图20C、图21、图22、图23、图24、图25、图26、图27、图28、图29、图30A、图30B、图30C、图30D、图31A、图31B、图31C、图32、图33、图34、图35、图36和图37示出了根据一些实施例的制造包括存储器阵列的半导体器件的变化视图。
具体实施方式
[0010]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0011]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0012]各个实施例提供了用于将半导体管芯接合至3D存储器阵列的方法以及由其形成的封装件。3D存储器阵列可以包括多个垂直堆叠的存储器单元。半导体管芯可以包括逻辑管芯、外围管芯(例如，输入/输出管芯等)、它们的组合等。可以在3D存储器阵列上方形成互连结构，并且半导体管芯可以接合至互连结构。在一些实施例中，半导体管芯可以包括衬底通孔(TSV)，并且半导体管芯的背侧(包括TSV)可以接合至互连结构。在一些实施例中，半导体管芯的前侧互连结构可以接合至形成在3D存储器阵列上方的互连结构。在一些实施例中，逻辑管芯和外围管芯的前侧或背侧可以每个接合至形成在3D存储器阵列上方的互连结构。通过形成在3D存储器上方的互连结构将半导体管芯接合至3D存储器阵列简化了3D存储器阵列和半导体管芯之间的布线、缩短了用于布线3D存储器阵列和半导体管芯之间的连接的接触件和导线的长度、减小了接触电阻并且改善了器件性能。
[0013]图1A和图1B示出了根据一些实施例的存储器阵列200的实例。图1A以立体图示出了根据一些实施例的存储器阵列200的部分的实例，并且图1B示出了存储器阵列200的电路图。存储器阵列200包括多个存储器单元202，其可以布置在行和列的网格中。可以进一步垂直堆叠存储器单元202以提供三维存储器阵列，从而增大器件密度。存储器阵列200可以设置在半导体管芯的后段制程(BEOL)中。例如，存储器阵列200可以设置在半导体管芯的互连
层中，诸如设置在形成在半导体衬底上的一个或多个有源器件(例如，晶体管等)之上。
[0014]在一些实施例中，存储器阵列200是闪速存储器阵列，诸如NOR闪速存储器阵列等。存储器单元202的每个可以包括具有存储器膜90的晶体管204。存储器膜90可以用作栅极电介质。在一些实施例中，每个晶体管204的栅极电耦接至相应的字线(例如，导线72)，每个晶体管204的第一源极/漏极区域电耦接至相应的位线(例如，导线106)，并且每个晶体管204的第二源极/漏极区域电耦接至相应的源极线(例如，导线108)，该源极线将第二源极/漏极区域耦接至地。存储器阵列200的相同水平行中的存储器单元202可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：存储器阵列，包括：栅极介电层，接触第一字线和第二字线；以及氧化物半导体(OS)层，接触源极线和位线，其中，所述栅极介电层设置在所述氧化物半导体层和所述第一字线以及所述第二字线的每个之间；互连结构，位于所述存储器阵列上方，其中，所述第二字线和所述互连结构之间的距离小于所述第一字线和所述互连结构之间的距离；以及集成电路管芯，接合至与所述存储器阵列相对的所述互连结构，其中，所述集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至所述互连结构。2.根据权利要求1所述的半导体器件，其中，所述第一字线的长度大于所述第二字线的长度。3.根据权利要求1所述的半导体器件，其中，所述集成电路管芯的前侧互连结构接合至所述互连结构。4.根据权利要求1所述的半导体器件，其中，所述集成电路管芯的背侧接合至所述互连结构。5.根据权利要求4所述的半导体器件，其中，所述集成电路管芯包括延伸穿过半导体衬底的衬底通孔，所述衬底通孔将所述集成电路管芯的源极/漏极区域电耦接至所述互连结构。6.根据权利要求1所述的半导体器件，其中，所述互连结构包括将所述第一字线电耦接至所述集成电路管芯的第一接触件，所述第一接触件从所述第一字线延伸至所述集成电路管芯。7.根据权利要求1所述的半导体器件，还包括：第二集成电路管芯，混合接合至...

【专利技术属性】
技术研发人员：杨柏峰，杨世海，贾汉中，王圣祯，林佑明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：