【技术实现步骤摘要】
具有改进的抗亚稳态性的DDR5四相产生器
[0001]本公开涉及半导体装置的领域，且更确切地说，涉及缓解多相时钟信号中的亚稳态效应的方法。
技术介绍
[0002]随机存取存储器(RAM)装置，例如在电子装置中用于促进数据处理和提供存储的装置，可以提供对形成装置的存储器电路系统的可寻址数据存储单元的直接存取。某些RAM装置，例如动态RAM(DRAM)装置，可以例如具有含许多可寻址存储器元素的多个存储器组。RAM装置还可具有命令接口，该命令接口可以接收用于与那些地址相关联的操作的地址和指令(例如，读取、写入等)。RAM装置还可包含解码电路系统，它可以将指令和地址转换为用于存取对应存储器组的内部命令。
[0003]在电子装置的处理电路系统(例如，主机)和存储器装置之间交换的数据可伴有同步时钟信号。例如，在写入过程中，电子装置可以提供与时钟信号同步的写入命令和地址，同时还提供要使用与数据选通信号同步的写入命令来存储的数据。也就是说，RAM装置可以协调与时钟信号同步的写入命令和与数据选通信号同步的数据以执行写入操作。
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【技术保护点】
【技术特征摘要】
1.一种多相时钟产生器，其包括：一组晶体管，其包括第一反相器和第二反相器，其中所述第一反相器提供第一相位数据选通信号，且所述第二反相器提供第二相位数据选通信号；第一锁存器，其耦合到所述一组晶体管；以及第二锁存器，其耦合到所述一组晶体管且经由所述一组晶体管耦合到所述第一锁存器；其中所述一组晶体管配置成：在所述第一反相器处接收电流的第一部分，并在所述第二反相器处接收电流的第二部分，其中所述第一部分大于所述第二部分；响应于所述第一部分大于所述第二部分，放大电流的所述第一部分；以及使用所述放大的第一部分驱动所述第一相位数据选通信号。2.根据权利要求1所述的多相时钟产生器，其中所述第一相位数据选通信号和所述第二相位数据选通信号是不确定内部数据选通信号的输出。3.根据权利要求1所述的多相时钟产生器，其中所述一组晶体管向所述第一相位数据选通信号和所述第二相位数据选通信号提供互补输出。4.根据权利要求1所述的多相时钟产生器，其中所述第一反相器和所述第二反相器交叉耦合。5.根据权利要求1所述的多相时钟产生器，其中使用所述放大的第一部分驱动所述第一相位数据选通信号将所述第一相位数据选通信号驱动到不确定状态或逻辑1或逻辑0的有效状态之外。6.根据权利要求1所述的多相时钟产生器，其包括：一组重置装置，其耦合到所述一组晶体管、所述第一反相器、所述第二反相器或其组合，其中所述一组重置装置配置成重置第一反相器、所述第二反相器或其组合的逻辑状态。7.根据权利要求6所述的多相时钟产生器，其中所述一组重置装置配置成独立于所述多相时钟产生器的内部数据选通信号、互补内部数据选通信号或其组合而重置逻辑状态。8.根据权利要求1所述的多相时钟产生器，其中所述多相时钟产生器产生彼此异相的两个或更多个数据选通时钟信号。9.根据权利要求1所述的多相时钟产生器，其包括：第三锁存器；以及第四锁存器，其中所述多相时钟产生器包括四相产生器。10.一种防止包括四相产生器的存储器装置中出现亚稳态的方法，其包括：接收一对差分数据选通信号；确定所述一对差分数据选通信号处于不确定状态；以及响应于确定所述一对差分数据选通信号处于不确定状态，使用配置成合并两个或更多个锁存器的所述四相产生器以在所述四相产生器的反馈路径上提供所述两个或更多个锁存器的输出节点的高增益和低电容负载。11.根据权利要求10所述的方法，其中所述四相产生器包括一组晶体管，其中所述一组晶体管包括第一反相器和第二反相器，其中所述四相产生器配置成放大并保存所述两个或更多个锁存器中的每一个的逻辑状态以在所述反馈路径上提供作为反馈。
12.根据权利要求10所述的方法，其中所述四相产生器配置成从内部数据选通信号产生四个内部数据选通信号，其中所述四个相位内部数据选通信号以所述内部数据选通信号的频率速率的一半操作。13.根据权利要求10所述的方法，其中所述四个相位内部数据选通信号成正交布置...
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