半导体元件及其制备方法技术

本公开提供一种半导体元件及其制备方法。该半导体元件具有一基底、一字元线、多个第一杂质区、一第二杂质区以及一绝缘膜。该字元线呈W形，并位在该基底中，且具有一底座以及一对脚部，该对脚部连接到该底座。所述第一杂质区设置在该基底中，并位在该字元线的任一侧上。该第二杂质区设置在该字元线的所述脚部之间。该绝缘膜设置在该基底中，其中该绝缘膜围绕该字元线设置。字元线设置。字元线设置。

【技术实现步骤摘要】
半导体元件及其制备方法


[0001]本申请案主张2020年4月10日申请的美国正式申请案第16/845,673号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
[0002]本公开涉及一种半导体元件及其制备方法。特别是涉及一种具有凹入式存取元件(recessed access device，RAD)晶体管的半导体元件及具有该凹入式存取元件晶体管的该半导体元件的制备方法。

技术介绍

[0003]各式不同半导体元件的制造商是具有微小化的共同目标，而所述半导体元件是例如存储器元件、逻辑元件以及微处理器。当特征尺寸缩减时，晶体管的电性操作(electrical operation)则变得更加困难。当由于微小化而使晶体管通道的宽度变得非常小时，则产生一个贡献给此困难的因素，短通道效应(short
‑
channel effect)。即使一临界电压(Vt)并未施加到该栅极，而这会造成激活该晶体管。
[0004]已研发一种新型态的晶体管，如已知的一凹入式存取元件(recessed access device，RAD)晶体管，以克服通过形成一较宽通道在相同水平空间中的现有晶体管所遭受的短通道效应。该RAD晶体管包括一晶体管栅极(字元线)，当从剖视图来看，其是部分形成在一半导体晶圆中的一沟槽内。该通道区是沿着该沟槽的整个表面所形成，借此提供一较宽通道而无须增加晶体管所要求的侧向空间的数量。然而，随着在动态随机存取存储器(DRAM)位元密度的增加，由于在蚀刻制程中的差异，使得在该晶体管栅极与源极/漏极接面深度之间的一重叠产生一复杂问题(challenge)。
[0005]上文的“先前技术”说明仅是提供
技术介绍
，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

技术实现思路

[0006]本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一字元线、多个第一杂质区以及绝缘膜。该字元线设置在该基底中，并包括一底座以及一对脚部，该对脚部连接到该底座。所述第一杂质区设置在该基底中，并位在该字元线的任一侧上。该绝缘膜设置在该基底中，其中该绝缘膜围绕该字元线设置。
[0007]在本公开的一些实施例中，该半导体元件还包括一第二杂质区，设置在该基底中，并位在该字元线的所述脚部之间。
[0008]在本公开的一些实施例中，该第二杂质区具有一宽度，其是在距该字元线的该底座的距离增加的位置处逐渐增大。
[0009]在本公开的一些实施例中，该绝缘膜贴合到该字元线的所述脚部的各区段是相互连接。
[0010]在本公开的一些实施例中，该绝缘膜包括一对弯曲段以及一水平段，该对弯曲段
贴合到该字元线的所述脚部，该水平段夹置在该字元线的该底座与该第二杂质区之间，并连接到所述弯曲段。
[0011]在本公开的一些实施例中，该基底与所述第一杂质区具有相同的导电类型，且所述第一杂质区与该第二杂质区具有不同导电类型。
[0012]在本公开的一些实施例中，该基底具有一第一掺杂浓度，且所述第一杂质区具有一第二掺杂浓度，而该第二掺杂浓度大于该第一掺杂浓度。
[0013]在本公开的一些实施例中，该基底包括一第一半导体层、一第二半导体层以及一隔离层，该隔离层夹置在该第一半导体层与该第二半导体层之间；该字元线、所述第一杂质区、该第二杂质区以及该绝缘膜设置在该基底的该第二半导体层中；且该字元线的所述脚部设置在该字元线的该底座与该隔离层之间。
[0014]在本公开的一些实施例中，该字元线的该底座与所述脚部为一体成形。
[0015]在本公开的一些实施例中，该半导体元件还包括一钝化层，设置在该基底中，并罩盖该字元线的该底座。
[0016]在本公开的一些实施例中，该绝缘膜围绕该钝化层设置。
[0017]在本公开的一些实施例中，该钝化层接触所述第一杂质区。
[0018]本公开的另一实施例提供一种半导体元件的制备方法。该制备方法的步骤包括：提供一图案化遮罩在一基底上，而该图案化遮罩具有多个开口；蚀刻该基底，其是经由所述开口执行，以形成一蚀刻基底以及一沟槽，该沟槽位在该蚀刻基底中，其中该蚀刻基底包括一突部；引入具有一第一导电类型的多个掺杂物在该蚀刻基底中，并位在该沟槽的任一侧上，以形成多个第一杂质区；形成一绝缘膜在该沟槽中；以及沉积一导电材料在该绝缘膜上。
[0019]在本公开的一些实施例中，该制备方法还包括引入具有一第二导电类型的多个掺杂物在该蚀刻基底的该突部中，以形成一第二杂质区。
[0020]在本公开的一些实施例中，该制备方法还包括在形成该图案化遮罩之前，引入具有该第一导电类型的一掺杂物在该基底中，其中位在该基底中的该掺杂物具有一第一掺杂浓度，且在所述第一杂质区中的所述掺杂物具有一第二掺杂浓度，而该第二掺杂浓度大于该第一掺杂浓度。
[0021]在本公开的一些实施例中，该蚀刻基底的该突部设置在该沟槽的一中心处。
[0022]在本公开的一些实施例中，在厚度具有一差异的该图案化遮罩，包括多个第一区段以及至少一第二区段，所述第一区段具有一第一厚度，该至少一第二区段设置在所述第一区段之间，并具有一第二厚度，该第二厚度小于该第一厚度，而所述开口形成在相邻的该第一区段与该第二区段之间。
[0023]在本公开的一些实施例中，该制备方法还包括凹陷该导电层到一位面，该位面位在该基底的一上表面下方，借此形成一字元线。
[0024]在本公开的一些实施例中，该制备方法还包括沉积一钝化层以罩盖该字元线的一步骤。
[0025]在本公开的一些实施例中，该制备方法还包括在沉积该导电材料之前，沉积一扩散阻障膜在该绝缘膜上的一步骤。
[0026]由于上述半导体元件及该第二杂质区的架构，该半导体元件具有W形字元线，且该
第二杂质区具有不同于该基底与所述第一杂质区的导电型态，所以提供一较宽通道，并可降低施加到该字元线以控制RAD晶体管的操作状态(例如导电或非导电状态(conducting or non
‑
conducting states))的一偏压(bias voltage)。
[0027]上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属
中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
[0028]参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
[0029]图1为依据本公开一些实施例中一种半导体元件的剖视示意图。
[0030]图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：一基底；一字元线，设置在该基底中，并包括一底座以及一对脚部，该对脚部连接到该底座；多个第一杂质区，设置在该基底中，并位在该字元线的任一侧上；以及一绝缘膜，设置在该基底中，其中该绝缘膜围绕该字元线设置。2.如权利要求1所述的半导体元件，还包括一第二杂质区，设置在该基底中，并位在该字元线的所述脚部之间。3.如权利要求2所述的半导体元件，其中，该第二杂质区具有一宽度，其是在距该字元线的该底座的距离增加的位置处逐渐增大。4.如权利要求2所述的半导体元件，其中，该绝缘膜贴合到该字元线的所述脚部的各区段是相互连接。5.如权利要求2所述的半导体元件，其中，该绝缘膜包括一对弯曲段以及一水平段，该对弯曲段贴合到该字元线的所述脚部，该水平段夹置在该字元线的该底座与该第二杂质区之间，并连接到所述弯曲段。6.如权利要求2所述的半导体元件，其中，该基底与所述第一杂质区具有相同的导电类型，且所述第一杂质区与该第二杂质区具有不同导电类型。7.如权利要求6所述的半导体元件，其中，该基底具有一第一掺杂浓度，且所述第一杂质区具有一第二掺杂浓度，而该第二掺杂浓度大于该第一掺杂浓度。8.如权利要求6所述的半导体元件，其中，该基底包括一第一半导体层、一第二半导体层以及一隔离层，该隔离层夹置在该第一半导体层与该第二半导体层之间；该字元线、所述第一杂质区、该第二杂质区以及该绝缘膜设置在该基底的该第二半导体层中；且该字元线的所述脚部设置在该字元线的该底座与该隔离层之间。9.如权利要求1所述的半导体元件，其中，该字元线的该底座与所述脚部为一体成形。10.如权利要求1所述的半导体元件，还包括一钝化层，设置在该基底中，并罩盖该字元线的该底座。11.如权利要求10所述的半导体元件，其中，该绝缘膜围绕该钝化层设置。12.如权利要求10...

【专利技术属性】
技术研发人员：蔡宗育，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：