时效预校准方法及系统技术方案

为了解决现有技术的不足，本发明专利技术提供一种时效预校准方法及系统，包括：通过设计数据构建数据库；将所述数据库中的数据作为输入，进行时序预校准，获得预测的数据；并将所述预测的数据和所述数据库中的数据进行比较，得到提取缩放因子；将所述提取缩放因子设置到所述P&R工具中，进行增量优化，自此完成时序预校准。本发明专利技术所述的方法从布局阶段开始进行时序校准，有效减少了因签核阶段的改进空间较小出现时序收敛失败的可能性；并且，通过修改电容、电阻的提取缩放因子增强了P&R工具和Signoff工具STA结果的一致性，可减少因过度约束造成对面积和功耗的负面影响，同时大大减少了ECO迭代的次数。代的次数。代的次数。

【技术实现步骤摘要】
时效预校准方法及系统


[0001]本专利技术涉及集成电路设计自动化EDA
，特别涉及一种利用机器学习方法预测电容、电阻的布局布线工具时序的时效预校准方法、系统、应用、电子装置以及计算机可读存储介质。

技术介绍

[0002]芯片的后端设计是芯片的物理实现过程，即：前端设计人员提供的门级网表经过后端设计，形成可以供工艺制造商流片的版图文件的过程。后端设计流程大致分为由布局布线(P&R)工具实现的布图规划、布局、时钟树综合、布线，以及由签核(Signoff)工具完成的时序签核。
[0003]静态时序分析(STA)是后端设计重要的一个步骤，从上述流程的布局阶段开始，每一个阶段中，EDA工具会调用STA引擎，进行时序分析。若最终Signoff工具的STA结果没有出现违例，则认为设计能在设计人员所要求的时钟频率下正常工作。
[0004]由于P&R工具和Signoff工具使用的电容、电阻寄生参数提取模型精度存在的差异，会导致两种工具的STA结果存在较大差异，普遍P&R工具的STA结果会比Signoff工具乐观。当Signoff工具存在时序违例，就需要通过工程改变命令(ECO)技术返回P&R工具对设计进行迭代，进行修改和优化，直到Signoff工具STA结果为时序收敛。P&R工具与Signoff工具STA结果的一致性极大的影响了时序收敛的工作量，后端设计通常会在时序收敛上消耗60％的设计周期。
[0005]目前，应对P&R工具和Signoff工具STA结果存在的不一致性问题的方案主要有两种：第一种方案是在P&R工具中预留更多的时序裕量；第二种方案如《芯片后端设计和版图设计方法、工具、芯片及存储介质》，申请号：202010820385.1，中公开的：先完成一次布局布线和时序签核，对比两个工具生成的时序报告，对P&R工具的物理信息进行校正，重新进行布局和布线。
[0006]上述第一种应对方案相当于加快了设计的工作频率，容易对门级单元造成不必要的电压阈值替换和驱动替换，对设计的功耗、面积有负面影响，不利于设计质量的提高；而第二种应对方法需要先完成一次布局布线，再返回修改，而且通常需要进行多次尝试才能得到较好的校准效果。
[0007]为此，寻找一种快速调节P&R工具与Signoff工具间静态时序分析一致性的方法，提高设计质量，减少开发周期，是目前芯片后端设计中需要迫切解决的问题。

技术实现思路

[0008]为了解决现有技术的不足，本专利技术提供一种时效预校准方法及系统，用于至少解决
技术介绍
中的一个技术问题。
[0009]本专利技术所采用的技术方案是：
[0010]一种时效预校准方法，包括：
[0011]通过设计数据构建数据库；
[0012]将所述数据库中的数据作为输入，进行时序预校准，获得预测的数据；并将所述预测的数据和所述数据库中的数据进行比较，得到提取缩放因子；
[0013]将所述提取缩放因子设置到所述P&R工具中，进行增量优化，自此完成时序预校准。
[0014]所述“将所述数据库中的数据作为输入，进行时序预校准”，包括：
[0015]进行布局时序预校准的步骤和/或进行布线时序预校准的步骤。
[0016]所述“布局时序预校准的步骤”，包括：
[0017]进行布局规划；
[0018]对所述布局规划进行布局时序预校准，获得布局预测数据；
[0019]将所述布局预测数据与设计的布局数据进行比较，得到布局提取缩放因子；
[0020]根据所述布局提取缩放因子进行布局增量优化，完成所述布局时序预校准步骤。
[0021]所述“布线时序预校准的步骤”，包括：
[0022]在所述布局时序预校准的步骤以后，进行时钟树综合，进入布线；
[0023]对所述布线的过程进行布线时序预校准，获得布线预测数据；
[0024]将所述布线预测数据与设计的布线数据进行比较，得到布线提取缩放因子；
[0025]根据所述布线提取缩放因子进行布线增量优化，完成所述布局时序预校准步骤。
[0026]所述“将所述提取缩放因子设置到所述P&R工具中，进行增量优化，”以后，包括：对序签核阶段的检验过程：
[0027]通过所述时序预校准获得时序签核阶段的数据；
[0028]若，所述时序签核阶段的数据存在时序违例的情况，进行ECO操作。
[0029]一种如上所述的时效预校准方法在电容、电阻的布局布线工具时序预校准方向上的应用。
[0030]一种预测电容、电阻的布局布线工具时序时效的预校准系统，包括：
[0031]控制模块；
[0032]数据采集模块，与外界P&R工具连接，用于提取P&R工具中的设计数据；
[0033]所述控制模块与所述模块连接，用于根据所述设计数据进行时序预校准。
[0034]所述控制模块，包括：
[0035]时序预校准模块，与所述数据采集模块连接，用于根据所述数据采集模块的设计数据进行预测，得到时序签核阶段的电容、电阻值；
[0036]缩放因子计算模块，与所述数据采集模块以及时序预校准模块连接，用于将对应的所述设计数据与所述电容、电阻值进行比较，获得电容、电阻提取缩放因子；
[0037]所述缩放因子计算模块，与所述P&R工具进行数据交换，用于对所述P&R工具中的缩放因子进行优化。
[0038]一种时效预校准电子装置，包括：
[0039]存储介质，用于存储计算机程序；
[0040]处理单元，与所述存储介质进行数据交换，用于在进行对电容、电阻的布局布线工具时序时效的进行预校准时，通过所述处理单元执行所述计算机程序，进行如上所述的时效预校准方法的步骤。
[0041]一种计算机可读存储介质，其中，所述计算机可读存储介质内存储有计算机程序；
[0042]所述计算机程序在运行时，执行如上所述的时效预校准方法的步骤。
[0043]本专利技术的有益效果是：
[0044]本专利技术所述的方法基于同种后端工艺库的大量设计数据建立数据库，分别构建神经网络应用于布局阶段和布线阶段，以布局增量优化前和布线增量优化前的设计数据为输入，预测设计在时序签核阶段各个节点的总电容、电阻；将布局增量优化前、布线增量优化前各个节点的总电容、电阻分别和预测得到的各个节点的总电容、电阻进行对比，从而获得合适的电容、电阻提取缩放系数；最后将该缩放系数作为约束设置，反馈到P&R工具中，完成时序校准，再继续进行布局增量优化或布线增量优化操作。
[0045]与现有技术相比，本专利技术所述的方法从布局阶段开始进行时序校准，相比于仅依靠ECO技术修改电路的方法，增大了优化改进设计的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时效预校准方法，其特征在于，包括：通过设计数据构建数据库；将所述数据库中的数据作为输入，进行时序预校准，获得预测的数据；并将所述预测的数据和所述数据库中的数据进行比较，得到提取缩放因子；将所述提取缩放因子设置到所述P&R工具中，进行增量优化，自此完成时序预校准。2.根据权利要求1所述的一种时效预校准方法，其特征在于，所述“将所述数据库中的数据作为输入，进行时序预校准”，包括：进行布局时序预校准的步骤和/或进行布线时序预校准的步骤。3.根据权利要求2所述的一种时效预校准方法，其特征在于，所述“布局时序预校准的步骤”，包括：进行布局规划；对所述布局规划进行布局时序预校准，获得布局预测数据；将所述布局预测数据与设计的布局数据进行比较，得到布局提取缩放因子；根据所述布局提取缩放因子进行布局增量优化，完成所述布局时序预校准步骤。4.根据权利要求2所述的一种时效预校准方法，其特征在于，所述“布线时序预校准的步骤”，包括：在所述布局时序预校准的步骤以后，进行时钟树综合，进入布线；对所述布线的过程进行布线时序预校准，获得布线预测数据；将所述布线预测数据与设计的布线数据进行比较，得到布线提取缩放因子；根据所述布线提取缩放因子进行布线增量优化，完成所述布局时序预校准步骤。5.根据权利要求1所述的一种时效预校准方法，其特征在于，所述“将所述提取缩放因子设置到所述P&R工具中，进行增量优化，”以后，包括：对序签核阶段的检验过程：通过所述时序预校准获得时序签核阶段的数据；若，所述时序签核阶段的数据存在时序违例的情况，进行...

【专利技术属性】
技术研发人员：何柏声，詹瑞典，熊晓明，蔡述庭，黄泽武，梁润华，
申请(专利权)人：广东工业大学，
类型：发明
国别省市：