数据链路的提取方法、装置、电子设备和存储介质制造方法及图纸

一种数据链路的提取方法、装置、电子设备和存储介质。该数据链路的提取方法包括：从多个器件和多个端口中选择待分析的至少一组数据链路端点；对多个器件和至少一组数据链路端点进行时序处理，以使得数字电路中除至少一组数据链路端点外的其他器件均不具有时序器件特性；基于经过时序处理后的多个器件和至少一组数据链路端点，确定每组数据链路端点对应的所有数据链路。该数据链路的提取方法通过将数字电路中除至少一组数据链路端点外的其他器件设置为不具有时序器件特性的组合逻辑器件，获得数字电路中的所有数据链路，以用于电路优化、电路时序评估等其他处理。电路时序评估等其他处理。电路时序评估等其他处理。

【技术实现步骤摘要】
数据链路的提取方法、装置、电子设备和存储介质


[0001]本公开的实施例涉及一种数据链路的提取方法、数据链路的提取装置、电子设备和非瞬时性计算机可读存储介质。

技术介绍

[0002]对于数字电路，尤其是大规模集成电路在设计完成后，需要对其时序进行验证。静态时序分析(Static Timing Analysis,STA)，或称静态时序验证，是电子工程中，对数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真。
[0003]时序路径(Timing Path)是指设计中数据信号传播过程中所经过的逻辑路径，每一条时序路径都存在与之对应的一个起点(Start Point)和一个终点(End Point)。静态时序分析是基于时序路径进行时序分析，以判断是否存在违反设计规则的错误。

技术实现思路

[0004]本公开至少一实施例提供一种数据链路的提取方法，应用于对包括多个器件和多个端口的数字电路的设计数据进行处理，所述方法包括：从所述多个器件和所述多个端口中选择待分析的至少一组数据链路端点，每组数据链路端点包括数据链路起点和数据链路终点；对所述多个器件和所述至少一组数据链路端点进行时序处理，以使得所述数字电路中除所述至少一组数据链路端点外的其他器件均不具有时序器件特性；基于经过所述时序处理后的所述多个器件和所述至少一组数据链路端点，确定所述每组数据链路端点对应的所有数据链路。
[0005]例如，在本公开至少一实施例提供一种数据链路的提取方法中，从所述多个器件和所述多个端口中选择待分析的至少一组数据链路端点，包括：对所述数字电路执行初始优化，确定所述数字电路中不满足时序约束条件的至少一条时序路径；基于所述至少一条时序路径，从所述多个器件和所述多个端口中选择待分析的至少一个数据链路起点和至少一个数据链路终点，以得到所述至少一组数据链路端点。
[0006]例如，在本公开至少一实施例提供一种数据链路的提取方法中，所述多个器件包括多个时序逻辑器件，对所述多个器件和所述至少一组数据链路端点进行时序处理，包括：为每组数据链路端点包括的所述数据链路起点和所述数据链路终点设置时序约束；基于所述多个时序逻辑器件，确定多个待处理器件，所述多个待处理器件包括所述多个时序逻辑器件中除所述至少一组数据链路端点以外的所有时序逻辑器件；对所述多个待处理器件进行去时序处理，以将所述多个待处理器件转换为多个组合逻辑器件。
[0007]例如，在本公开至少一实施例提供一种数据链路的提取方法中，为每组数据链路端点包括的所述数据链路起点和所述数据链路终点设置时序约束，包括：为所述数据链路起点设置时钟约束和输入延时约束；为所述数据链路终点设置时钟约束和输出延时约束。
[0008]例如，在本公开至少一实施例提供一种数据链路的提取方法中，在对所述多个器件和所述至少一组数据链路端点进行时序处理后，所述方法还包括：对所述多个待处理器
件进行时序环路检测及断开处理，以去除所述数字电路中存在的时序环路。
[0009]例如，在本公开至少一实施例提供一种数据链路的提取方法中，对所述多个待处理器件进行时序环路检测及断开处理，包括：对每个待处理器件，判断是否存在从所述每个待处理器件的数据输出端至数据输入端的时序环路；响应于存在所述时序环路，判断所述每个待处理器件是否存在对应的反馈控制器件，响应于所述每个待处理器件存在对应的反馈控制器件，断开所述反馈控制器件中的用于构成所述时序环路的输入管脚和输出管脚之间的连接关系，响应于所述每个待处理器件不存在对应的反馈控制器件，断开所述每个待处理器件中的数据输入端和数据输出端之间连接关系。
[0010]例如，在本公开至少一实施例提供一种数据链路的提取方法中，判断所述每个待处理器件是否存在对应的反馈控制器件，包括：确定第一器件，所述第一器件为在所述时序环路中沿数据传输方向与所述每个待处理器件的数据输出端具有电路连接关系的第一个非时序逻辑器件；基于所述第一器件，确定至少一个驱动器件，所述至少一个驱动器件的输出管脚与所述第一器件的输入管脚相连；响应于所述至少一个驱动器件包括不位于所述时序环路上的驱动器件，将所述第一器件作为所述每个待处理器件对应的反馈控制器件，响应于所述至少一个驱动器件均位于所述时序环路中，所述每个待处理器件不存在对应的反馈控制器件。
[0011]例如，本公开至少一实施例提供一种数据链路的提取方法还包括：获取所述多条数据链路分别对应的多个链路信息；基于所述多个链路信息，从所述多条数据链路中确定至少一条关键数据链路。
[0012]例如，在本公开至少一实施例提供一种数据链路的提取方法中，每个链路信息包括每条数据链路中的组合逻辑器件总数和每条数据链路中的时序逻辑器件总数，基于所述多个链路信息，从所述多条数据链路中确定至少一条关键数据链路，包括：针对每条数据链路，基于所述组合逻辑器件总数和所述时序逻辑器件总数，计算得到所述每条数据链路对应的逻辑器件比值；将所述多条数据链路中对应于最大逻辑器件比值的至少一条数据链路，或者，将所述多条数据链路中对应的逻辑器件比值大于预设阈值的至少一条数据链路，作为所述至少一条关键数据链路。
[0013]例如，在本公开至少一实施例提供一种数据链路的提取方法中，每条数据链路包括从所述数据链路起点开始，至所述数据链路终点结束，沿数据传输方向依次相连的至少一条时序路径，每个链路信息包括每条数据链路中的时序逻辑器件总数，以及所述至少一条时序路径分别对应的时序裕量值，基于所述多个链路信息，从所述多条数据链路中确定至少一条关键数据链路，包括：针对每条数据链路，基于所述每个链路信息，获取每条数据链路对应的时序裕量信息，所述时序裕量信息包括平均时序裕量值或时序裕量和值；将所述多条数据链路中对应于最小时序裕量信息的至少一条数据链路，或者，将所述多条数据链路中对应的时序裕量信息小于预设阈值的至少一条数据链路，作为所述至少一条关键数据链路。
[0014]例如，本公开至少一实施例提供一种数据链路的提取方法还包括：对所述多条数据链路进行版图位置约束处理。
[0015]例如，在本公开至少一实施例提供一种数据链路的提取方法中，对所述多条数据链路进行版图位置约束处理，包括：从所述多条数据链路中选择待分析的至少一条数据链
路；基于所述至少一条数据链路，确定多个关键器件，所述多个关键器件包括所述至少一条数据链路中的时序逻辑器件以及关键组合逻辑器件；确定所述多个关键器件分别对应的版图位置约束。
[0016]例如，在本公开至少一实施例提供一种数据链路的提取方法中，确定所述多个关键器件分别对应的版图位置约束，包括：获取所述多个关键器件分别对应的多个版图坐标值；基于每个版图坐标值，生成每个关键器件对应的版图位置约束。
[0017]例如，在本公开至少一实施例提供一种数据链路的提取方法中，基于每个版图坐标值，生成每个关键器件对应的版图位置约束，包括：基于每个版图坐标值，确定第一区域，所述第一区域为包括基于所述每个版图坐标值确定的位置的区域，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据链路的提取方法，应用于对包括多个器件和多个端口的数字电路的设计数据进行处理，所述方法包括：从所述多个器件和所述多个端口中选择待分析的至少一组数据链路端点，其中，每组数据链路端点包括数据链路起点和数据链路终点；对所述多个器件和所述至少一组数据链路端点进行时序处理，以使得所述数字电路中除所述至少一组数据链路端点外的其他器件均不具有时序器件特性；基于经过所述时序处理后的所述多个器件和所述至少一组数据链路端点，确定所述每组数据链路端点对应的所有数据链路。2.根据权利要求1所述的方法，其中，从所述多个器件和所述多个端口中选择待分析的至少一组数据链路端点，包括：对所述数字电路执行初始优化，确定所述数字电路中不满足时序约束条件的至少一条时序路径；基于所述至少一条时序路径，从所述多个器件和所述多个端口中选择待分析的至少一个数据链路起点和至少一个数据链路终点，以得到所述至少一组数据链路端点。3.根据权利要求1所述的方法，其中，所述多个器件包括多个时序逻辑器件，对所述多个器件和所述至少一组数据链路端点进行时序处理，包括：为每组数据链路端点包括的所述数据链路起点和所述数据链路终点设置时序约束；基于所述多个时序逻辑器件，确定多个待处理器件，其中，所述多个待处理器件包括所述多个时序逻辑器件中除所述至少一组数据链路端点以外的所有时序逻辑器件；对所述多个待处理器件进行去时序处理，以将所述多个待处理器件转换为多个组合逻辑器件。4.根据权利要求3所述的方法，其中，为每组数据链路端点包括的所述数据链路起点和所述数据链路终点设置时序约束，包括：为所述数据链路起点设置时钟约束和输入延时约束；为所述数据链路终点设置时钟约束和输出延时约束。5.根据权利要求3所述的方法，其中，在对所述多个器件和所述至少一组数据链路端点进行时序处理后，所述方法还包括：对所述多个待处理器件进行时序环路检测及断开处理，以去除所述数字电路中存在的时序环路。6.根据权利要求5所述的方法，其中，对所述多个待处理器件进行时序环路检测及断开处理，包括：对每个待处理器件，判断是否存在从所述每个待处理器件的数据输出端至数据输入端的时序环路；响应于存在所述时序环路，判断所述每个待处理器件是否存在对应的反馈控制器件，响应于所述每个待处理器件存在对应的反馈控制器件，断开所述反馈控制器件中的用于构成所述时序环路的输入管脚和输出管脚之间的连接关系，响应于所述每个待处理器件不存在对应的反馈控制器件，断开所述每个待处理器件中的数据输入端和数据输出端之间连接关系。7.根据权利要求6所述的方法，其中，判断所述每个待处理器件是否存在对应的反馈控
制器件，包括：确定第一器件，其中，所述第一器件为在所述时序环路中沿数据传输方向与所述每个待处理器件的数据输出端具有电路连接关系的第一个非时序逻辑器件；基于所述第一器件，确定至少一个驱动器件，其中，所述至少一个驱动器件的输出管脚与所述第一器件的输入管脚相连；响应于所述至少一个驱动器件包括不位于所述时序环路上的驱动器件，将所述第一器件作为所述每个待处理器件对应的反馈控制器件，响应于所述至少一个驱动器件均位于所述时序环路中，所述每个待处理器件不存在对应的反馈控制器件。8.根据权利要求1所述的方法，还包括：获取所述多条数据链路分别对应的多个链路信息；基于所述多个链路信息，从所述多条数据链路中确定至少一条关键数据链路。9.根据权利要求8所述的方法，其中，每个链路信息包括每条数据链路中的组合逻辑器件总数和每条数据链路中的时序逻辑器件总数，基于所述多个链路信息，从所述多条数据链路中确定至少一条关键数据链路，包括：针对每条数据链路，基于所述组合逻辑器件总数和所述时序逻辑器件总数，计算得到所述每条数据链路对应的逻辑器件比值；将所述多条数据链路中对应于最大逻辑器件比值的至少一条数据链路，或...

【专利技术属性】
技术研发人员：王万丰，郭杰辰，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：