半导体装置制造方法及图纸

一实施方式提供一种实现满足ESD耐量、并减小晶体管的面积的半导体装置。实施方式的半导体装置具备第一端子、第二端子、第一晶体管、以及切换电路。第一晶体管的体二极管的阳极与所述第一端子连接，体二极管的阴极与所述第二端子连接。切换电路连接于所述第一晶体管的栅极与源极之间，对所述第一晶体管的栅极－源极间的连接状态进行切换。间的连接状态进行切换。间的连接状态进行切换。

【技术实现步骤摘要】
半导体装置
[0001]相关申请
[0002]本申请享受以日本专利申请2020－49990号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体装置。

技术介绍

[0004]升压电路被广泛用于在电子电路中对输入电压进行升压。在基于自举(bootstrap)方式的升压电路中，作为整流元件，有时使用作为高耐压元件的DMOS(Double-Diffused Metal-Oxide-Semiconductor Field-Effect-Transistor，双扩散金属氧化物半导体场效应晶体管)。在将DMOS的体二极管用作整流元件的情况下，需要满足ESD(Electrostatic Discharge(静电放电)、或者浪涌电压)耐量。
[0005]例如，为了提高DMOS的ESD耐量，存在如下构成：在栅极与源极之间连接电阻，当在漏极产生浪涌时，使DMOS接通而释放电流。在该情况下，若在电压变动大的端子间使用，则在急剧变化了的情况下，DMOS接通，在升压电路的电源侧暂时流过较大的电流，有时会对特性造成影响。另外，作为另一构成，存在使DMOS的栅极与源极短路的构成。在使DMOS的栅极与源极短路的情况下，在发生了急剧的电压变动的情况下能够抑制电流从体二极管的阴极流向阳极，但为了提高ESD耐量需要充分地扩大DMOS的形成面积。这样，难以在减小DMOS的形成面积的同时满足充分的ESD耐量。

技术实现思路

[0006]一实施方式提供一种半导体装置，其实现满足ESD耐量、并且与使栅极与源极短路的情况相比减小DMOS晶体管的面积。
[0007]根据一实施方式，半导体装置具备第一端子、第二端子、第一晶体管、以及切换电路。第一晶体管的体二极管的阳极与所述第一端子连接，体二极管的阴极与所述第二端子连接。切换电路连接于所述第一晶体管的栅极与源极之间，对所述第一晶体管的栅极－源极间的连接状态进行切换。
附图说明
[0008]图1是表示一实施方式的半导体装置的电路的一个例子的图。
[0009]图2是表示图1中的自举电路的一个例子的图。
[0010]图3是表示一实施方式的半导体装置的电路的一个例子的图。
[0011]图4是表示图3中的自举电路的一个例子的图。
[0012]图5是表示一实施方式的半导体装置的电路的一个例子的图。
[0013]图6是表示图5中的ESD保护切换电路的一个例子的图。
[0014]图7是表示图5中的ESD保护切换电路的一个例子的图。
具体实施方式
[0015]以下，参照附图对实施方式进行说明。另外，对实现DMOS的控制的自举电路或者ESD保护切换电路以外的构成，有时省略详细说明。另外，对于各端子的电位或者电流，如相对于端子VDD为Vdd那样，将后缀表示为小写字母。
[0016](第一实施方式)
[0017]图1是概略地表示第一实施方式的半导体装置1的电路的电路图。半导体装置1具备控制电路10、第一驱动器12、晶体管M1、M2、第二驱动器14、晶体管M3、M4、开关SW1、以及自举切换电路16。
[0018]半导体装置1基于输入信号In1、In2，例如向作为MOSFET的晶体管Q1、Q2输出驱动信号。例如，晶体管Q1是高边(highside)侧的开关(第一开关元件)，晶体管Q2是低边(lowside)侧的开关(第二开关元件)。
[0019]半导体装置1作为输入电源电压的端子，具备端子VDD与端子GND，而且，具备输入用于控制的输入信号的端子IN1、IN2、以及作为输出端子的端子GATE1、GATE2、VB、USW。端子GATE1与晶体管Q1的栅极连接，端子GATE2与晶体管Q2的栅极连接。在端子VB与端子USW之间连接配备于外部的电容器C1。该电容器C1作为用于驱动高边的晶体管Q1的自举电容器而动作。
[0020]晶体管Q1、Q2例如是n型的MOSFET。晶体管Q1的漏极与电压源VBT连接，栅极与端子GATE1连接，源极与端子USW以及晶体管Q2的漏极连接。晶体管Q2的漏极与晶体管Q1的源极以及端子USW连接，栅极与端子GATE2连接，源极接地。而且，在端子USW、即晶体管Q1的漏极与晶体管Q2的源极之间连接未图示的负载。根据由半导体装置1控制的驱动信号，适当地对晶体管Q1、Q2进行开关，由此提供比驱动信号大的电压、或者电流。
[0021]控制电路10基于从端子IN1、IN2输入的信号，控制第一驱动器12以及第二驱动器14。控制电路10例如处理从端子IN1、IN2输入的信号In1、In2，以使第一驱动器12以及第二驱动器14不同时输出驱动信号。这样，控制电路10以使晶体管Q1、Q2的驱动信号伪排他地输出的方式控制半导体装置1的输出。虽然用作信号In1、In2的信号的种类没有限定，但在本实施方式中，设为电压取H与L这2个值的信号来进行说明。虽然信号In1、In2的信号状态与晶体管Q1、Q2的导通状态的关系没有限定，但例如控制为，晶体管Q1与信号In1成为H同步地成为接通，晶体管Q2与信号In2成为H同步地成为接通。
[0022]这里，所谓伪排他性，除了严格地在相同的瞬间排他地替换晶体管Q1、Q2的接通/断开之外，还包括在切换的定时避免晶体管Q1、Q2这两方接通。即，是也包含无论在哪个定时都有至少一方的晶体管为断开的概念。控制电路10也可以具备这样以使双方的晶体管Q1、Q2不会同时接通的方式进行控制的死区时间控制电路。另外，也可以具备去除信号In1、In2中的波动、噪声等的施密特触发器。
[0023]第一驱动器12是驱动晶体管M1、M2以输出高边的晶体管Q1的驱动信号的电路。晶体管M1例如是p型的MOSFET，晶体管M2例如是n型的MOSFET，由该两个晶体管M1、M2形成互补的MOSFET(CMOS：Complimentary MOSFET)。而且，形成该CMOS的两个晶体管的共用漏极与端子GATE1连接。即，这些晶体管M1、M2作为其漏极的电位作为晶体管Q1的驱动电压而输出的
电流缓冲器而动作。
[0024]晶体管M1的源极与开关SW1的源极以及端子VB连接，栅极与第一驱动器12连接，漏极与晶体管M2的漏极以及端子GATE1连接。晶体管M2的漏极与晶体管M1的漏极以及端子GATE1连接，栅极与第一驱动器12连接，源极与作为高边的下位电平的端子USW连接。
[0025]第二驱动器14是驱动晶体管M3、M4以输出低边的晶体管Q2的驱动信号的电路。晶体管M3例如为p型的MOSFET，晶体管M4例如为n型的MOSFET，该两个晶体管形成CMOS。形成该CMOS的两个晶体管的共用漏极与GATE2端子连接。即，这些晶体管M3、M4作为其漏极的电位作为晶体管Q2的驱动电压而输出的电流缓冲器而动作。
[0026]这里，驱动高边的晶体管Q1的电压一般比驱动低边的晶体管Q2的电压例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第一端子；第二端子；第一晶体管，体二极管的阳极与所述第一端子连接，体二极管的阴极与所述第二端子连接；以及切换电路，连接于所述第一晶体管的栅极与源极之间，对所述第一晶体管的栅极－源极间的连接状态进行切换。2.如权利要求1所述的半导体装置，所述切换电路具备：电阻，一端和另一端分别与所述第一晶体管的源极和栅极连接；以及两个晶体管，是体二极管的正向彼此反向并且串联连接的、沟道型相同的两个晶体管，具有第二晶体管和第三晶体管，该第二晶体管的一端与所述第一晶体管的源极连接，该第三晶体管的一端与所述第二晶体管的另一端连接，栅极与所述第二晶体管的栅极连接，另一端与所述第一晶体管的栅极连接。3.如权利要求2所述的半导体装置，所述半导体装置驱动开关元件，所述开关元件具有第一开关元件和第二开关元件，该第二开关元件通过触点与所述第一开关元件串联连接，其中，在该半导体装置中，所述第一端子是被输入电源电压的端子，所述半导体装置具备：栅极驱动电路，与所述第二端子、第三端子以及第四端子连接，使所...

【专利技术属性】
技术研发人员：尾崎薰，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：