有排队串行外围接口的处理系统、集成电路、设备和方法技术方案

本公开的实施例涉及有排队串行外围接口的处理系统、集成电路、设备和方法。实施例处理系统包括排队SPI电路，其包括硬件SPI通信接口、仲裁器和多个接口电路。每个接口电路包括传送FIFO存储器、接收FIFO存储器和接口控制电路。接口控制电路被配置为接收第一数据分组并且将其存储到传送FIFO存储器。接口控制电路从传送FIFO存储器顺序读取第一数据分组，提取至少一个传送数据字，并且将提取的字提供给仲裁器。接口控制电路从仲裁器接收接收数据字，并且将包括接收到的接收数据字的第二数据分组存储到接收FIFO存储器。接口控制电路从接收FIFO存储器顺序读取第二数据分组，并且将其传送到数字处理电路。送到数字处理电路。送到数字处理电路。

【技术实现步骤摘要】
有排队串行外围接口的处理系统、集成电路、设备和方法
[0001]相关申请的交叉引用
[0002]本申请要求于2020年3月25日提交的意大利申请No.102020000006322的权益，该申请以引用的方式并入于此。


[0003]本公开的实施例涉及排队通信接口和相关联的方法，特别是包括多个队列的串行外围接口(SPI)和相关联的方法。

技术介绍

[0004]图1示出了典型的电子系统，诸如车辆的电子系统，其包括多个处理系统10，诸如嵌入式系统或集成电路，例如现场可编程门阵列(FPGA)、数字信号处理器(DSP)或微控制器(例如，专用于汽车市场)。
[0005]例如，在图1中示出了通过适当的通信系统20连接的三个处理系统101、102和103。例如，该通信系统可以包括车辆控制总线(诸如控制器局域网(CAN)总线)以及可能还有经由网关连接到车辆控制总线的多媒体总线(诸如面向媒体的系统传输(MOST)总线)。通常，处理系统10位于车辆的不同位置，并且可以包括例如引擎控制单元(ECU)、变速器控制单元(TCU)、防抱死制动系统(ABS)、车身控制模块(BCM)和/或导航和/或多媒体音频系统。
[0006]未来世代的处理系统，特别是汽车应用专用的微控制器，将显示出复杂性的显著增加，这主要是由于功能性(诸如新协议、新功能等)的数目不断增加以及有关系统操作条件的限制(诸如较低的功耗、增加的计算能力和速度等)更加严格的缘故。
[0007]图2示出了示例性数字处理系统10(诸如微控制器)的框图，该系统可以用作图1的任何处理系统10。
[0008]在所考虑的示例中，处理系统10包括经由软件指令编程的至少一个处理单元102，诸如微处理器，通常是中央处理单元(CPU)。通常，由处理单元102执行的软件被存储在程序存储器104中，诸如非易失性存储器，诸如闪存或EEPROM。通常，存储器104可以与处理单元102集成在单个集成电路中，或者存储器104可以是单独的集成电路的形式，并且例如经由印刷电路板的迹线连接到处理单元102。因此，通常，存储器104包含用于处理单元102的固件，其中术语固件包括微处理器的软件和诸如FPGA之类的可编程逻辑电路的编程数据。
[0009]在所考虑的示例中，处理单元102可以具有从以下组中选择的相关联的一个或多个(硬件)资源106：
[0010]‑
一个或多个通信接口IF，例如，用于经由通信系统20交换数据，诸如通用异步接收器/传送器(UART)、串行外围设备接口总线(SPI)、内置集成电路(I2C)、控制器局域网(CAN)总线和/或以太网接口和/或调试接口；和/或
[0011]‑
一个或多个模数转换器AD和/或数模转换器DA；和/或
[0012]‑
一个或多个专用数字组件DC，诸如硬件定时器和/或计数器、或加密协处理器；和/或
[0013]‑
一个或多个模拟组件AC，诸如比较器、传感器，诸如温度传感器等；和/或
[0014]‑
一个或多个混合信号组件MSC，诸如PWM(脉冲宽度调制)驱动器。
[0015]因此，数字处理系统10可以支持不同的功能性。例如，处理单元102的行为由存储在存储器104中的固件确定，例如待由微控制器10的微处理器102执行的软件指令。因此，通过安装不同的固件，相同的硬件(微控制器)可以用于不同的应用。
[0016]图3示出了经由串行外围接口(SPI)在两个处理系统101与102之间进行通信的示例，即，处理系统10的通信接口IF是SPI通信电路30。例如，这种SPI通信接口常常用于将微控制器10连接到外围电子设备，例如安装在同一印刷电路板(PCB)上或经由电缆连接到微控制器10。
[0017]在本领域中众所周知，在SPI通信中，设备中的一个设备(例如设备101)是主设备，另一个设备(例如102)是从设备，并且设备101和102之间的通信基于具有四个信号(例如，这些信号被施加到相应的管芯/集成电路封装的相应的焊盘/引脚，并经由相应的导体(诸如PCB的导线或迹线)进行交换)的总线20，尤其是：
[0018]‑
由主设备101提供的时钟信号SCK；
[0019]‑
由主设备101提供的第一数据信号SOUT，通常称为“主输出从输入”，表示主设备101的数据输出和从设备102的数据输入；
[0020]‑
由从设备102提供的第二数据信号SIN，通常称为“主输入从输出”，表示主设备101的数据输入和从设备101的数据输出；
[0021]‑
由主设备101提供的外围芯片选择信号PCS，通常称为“从选择”。
[0022]因此，SPI是一种全双工串行通信协议。
[0023]例如，图4示意性示出了可能的SPI通信。在给定时间t0，将从选择信号PCS去断言为无效，并且被设置为指示通信/从设备被禁用(空闲状态)的第一逻辑电平(例如高)。在时刻t1，主设备101将信号PCS设置为指示通信/从设备被启用的第二逻辑电平(例如低)。然后，在时刻t2与时刻t3之间的传送阶段器件，主设备101在时钟信号SCK中生成给定的第一数目的脉冲，并且对于信号SCK中的每个时钟脉冲，将信号SOUT设置为高电平或低电平，从而顺序传送由位序列组成的传送数据字。因此，从设备102可以例如响应于时钟信号SCK而对信号SOUT进行采样。可选地，主设备101然后可以等待从设备12完成给定操作(诸如，响应于所传送的命令)。在时刻t4与时刻t5之间的接收阶段期间，主设备101然后可以在时钟信号SCK中生成给定的第二数目的脉冲。响应于该时钟脉冲，从设备102将信号SIN的逻辑电平设置为高电平或低电平，从而将由位序列组成的接收数据字顺序传送到主设备101。因此，主设备101可以例如响应于时钟信号SCK而对信号SIN进行采样。一旦该传送完成，主设备101在时刻t6再次将信号PCS设置为指示通信/从设备被禁用的第一逻辑电平(例如高)。通常，由于通信是全双工的，因此主设备和从设备也可以同时传送数据。
[0024]图5示出了也可以将多个从设备102、103和104连接到相同的主设备101，特别是相同的通信接口30，其中每个从设备102、103和104包括用于与主设备101交换信号SCK、SOUT和SIN的端子，即信号SCK、SOUT和SIN被共享，并且每个从设备102、103和104可以包括连接到主设备101的相应从选择端子的从选择端子PCS，即主设备101生成多个从选择信号PCS1、PCS2、PCS3，每个从设备102、103和104有一个从选择信号，即从选择信号PCS是专用信号。通常，从选择信号PCS1、PCS2、PCS3可以直接由接口电路30和/或经由处理电路102执行的软件命令
来生成，例如，通过使用处理系统的通用I/O引脚(GPIO)来生成。
[0025]虽然SPI通信在本领域中是众所周知的，但是不幸的是，已经使用了大量实现方式变本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理系统，包括：数字处理电路，根据存储在非易失性存储器中的固件而可编程；以及串行外围接口SPI电路，包括：硬件SPI通信接口，包括：一个或多个移位寄存器，被配置为通过对第二串行数据信号进行采样，根据传送数据字和接收数据字来生成第一串行数据信号；以及第一控制电路，被配置为针对所述一个或多个移位寄存器生成时钟信号；仲裁器，被配置为将所述传送数据字提供给所述硬件SPI通信接口，以及从所述硬件SPI通信接口接收所述接收数据字；以及多个接口电路，其中每个接口电路包括传送先进先出FIFO存储器、接收FIFO存储器以及接口控制电路，所述接口控制电路被配置为：从所述数字处理电路接收一个或多个第一数据分组；将接收到的所述一个或多个第一数据分组存储在所述传送FIFO存储器中；从所述传送FIFO存储器顺序读取所述一个或多个第一数据分组；从所述一个或多个第一数据分组提取至少一个传送数据字；将提取的所述至少一个传送数据字提供给所述仲裁器；从所述仲裁器接收所述接收数据字；将一个或多个第二数据分组存储在所述接收FIFO存储器中，其中所述一个或多个第二数据分组包括接收到的所述接收数据字；从所述接收FIFO存储器顺序读取所述一个或多个第二数据分组；以及将所述一个或多个第二数据分组传送到所述数字处理电路。2.根据权利要求1所述的处理系统，其中所述一个或多个第一数据分组包括命令，所述命令后跟随至少一个传送数据字，其中所述命令包括用于存储指示数据传输计数的数据的字段，所述数据传输计数标识所述命令后跟随的传送数据字的数目，并且其中所述接口控制电路被配置为：从所述一个或多个第一数据分组提取所述命令；确定所述数据传输计数；从所述一个或多个第一数据分组提取由所述数据传输计数所指示的所述传送数据字的数目；以及将提取的所述传送数据字提供给所述仲裁器。3.根据权利要求2所述的处理系统，其中所述接口控制电路被配置为生成多个从选择信号，并且其中所述命令包括指示在相应的所述传送数据字的传送期间应该设置哪个从选择信号的数据。4.根据权利要求2所述的处理系统，其中所述SPI电路包括用于指定多个传送属性项的全局配置寄存器集合，其中每个传送属性项包括用于存储所述数据传输计数的相应字段，并且其中所述命令包括指示所述传送属性项中的一个传送属性项的字段。5.根据权利要求4所述的处理系统，其中每个传送属性项包括用于存储以下至少一项的一个或多个字段：指示所述时钟信号的定时的数据；
指示所述时钟信号的非活动状态的数据；指示所述一个或多个移位寄存器是否响应于所述时钟信号的上升沿或下降沿而生成所述第一串行数据信号和/或对所述第二串行数据信号进行采样的数据；或者指示要经由所述第一串行数据信号传送的所述传送数据字的位数的数据。6.根据权利要求1所述的处理系统，其中每个接口电路包括相应的单独配置寄存器集合，每个单独配置寄存器集合包括一个或多个字段，所述一个或多个字段用于存储指示被提供给所述仲裁器的相应的提取的所述传送数据字的优先级的数据。7.根据权利要求1所述的处理系统，其中所述SPI电路包括用于配置所述硬件SPI通信接口和/或所述仲裁器的全局配置寄存器集合，并且其中每个接口电路包括用于配置相应的所述接口电路的相应的单独配置寄存器集合，并且其中在所述数字处理电路的地址范围中的相应存储器地址范围与所述全局配置寄存器集合以及所述单独配置寄存器集合相关联，并且其中所述处理系统被配置为针对由所述数字处理电路执行的给定软件任务，限制对所述存储器地址范围的访问。8.根据权利要求7所述的处理系统，其中所述数字处理电路被配置为执行提供多个执行环境的管理程序，其中每个执行环境被配置为执行相应操作系统，并且其中所述管理程序被配置为针对所述执行环境，限制对所述存储器地址范围的访问。9.根据权利要求1所述的处理系统，还包括：第一存储器，连接到所述数字处理电路；以及直接存储器访问DMA控制器，被配置为根据经由第一DMA通道接收的数据读取请求，从所述第一存储器读取数据，以及根据经由第二DMA通道接收的数据写入请求，将数据存储到所述第一存储器，并且其中所述SPI电路还包括被配置为与所述DMA控制器通信的DMA接口，并且其中至少一个接口电路的所述接口控制电路被配置为：通过经由所述DMA接口向所述DMA控制器发送数据读取请求，来接收所述一个或多个第一数据分组，以及通过经由所述DMA接口向所述DMA控制器发送数据写入请求，来传送所述一个或多个第二数据分组。10.根据权利要求9所述的处理系统，其中所述至少一个接口电路包括相应的单独配置寄存器集合，所述单独配置寄存器集合用于配置在所述传送FIFO存储器中的空闲条目的第一阈值、以及在所述接收FIFO存储器中的填充条目的第二阈值，并且其中所述至少一个接口电路的所述接口控制电路被配置为：确定在所述传送FIFO存储器中的空闲条目的数目是否超过所述第一阈值，并且当所述传送FIFO存储器中的所述空闲条目的数目超过所述第一阈值时，经由所述DMA接口将所述数据读取请求发送给所述DMA控制器；以及确定在所述接收FIFO存储器中的填充条目的数目是否超过所述第二阈值，并且当所述接收FIFO存储器中的所述填充条目的数目超过所述第二阈值时，经由所述DMA接口将所述数据写入请求发送给所述DMA控制器。11.根据权利要求1所述的处理系统，其中所述处理系统被布置在集成电路上。12.一种设备，包括：串行外围接口SPI从设备；以及处理系统，被配置为经由SPI电路与所述SPI从设备交换数据，所述处理系统包括：
数字处理电路，根...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：意法半导体应用有限公司，
类型：发明
国别省市：