具有转接卡的正交结构制造技术

一种计算系统，包括具有前面和后面的壳体组件、朝向所述壳体组件的前面定位并且包括多个I/O连接器的CPU模块以及朝向所述壳体组件的后面定位的多个I/O模块，其中每个I/O模块包括第二I/O连接器。所述计算系统还包括多个转接卡，每个转接卡具有PCB，该PCB具有相对的侧表面、前边缘、后边缘、顶边缘、底边缘、耦合到所述底边缘的第三I/O连接器以及耦合到所述后边缘的第四I/O连接器。每个转接卡上的第三I/O连接器连接于其中一个第一I/O连接器，并且每个转接卡上的第四I/O连接器连接于其中一个第二I/O连接器，使得转接卡彼此平行地定向。使得转接卡彼此平行地定向。使得转接卡彼此平行地定向。

【技术实现步骤摘要】
具有转接卡的正交结构


[0001]本专利技术一般地涉及一种计算系统，并且更具体地涉及一种包括多个转接卡(riser card)的计算系统，该转接卡提供多个I/O模块与CPU模块之间的电连接，其中转接卡配置为允许气流通过系统。

技术介绍

[0002]典型的计算系统包括为系统提供计算和处理的主板或中央处理(CPU)模块，以及通过外围组件互连高速(PCIe)总线或其它类似高速总线将CPU模块连接于其它计算系统的多个输入/输出(I/O)模块。这种类型的现代计算系统通常支持故障I/O模块的热插拔(hot
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swapping)，即，在系统操作时替换故障I/O模块，其中需要某些系统级特征来实现这种热插拔。允许热插拔的一个设计特征是提供中间板(midplane)，该中间板通常是包括用于将I/O模块连接到CPU模块的单独连接器的板。允许I/O模块的热插拔的另一个设计特征包括为每个I/O模块使用单独的正交连接器，每个I/O模块都可以是公共中间板的一部分或者是单独的单元。然而，已知的中间板可能非常复杂，通常包括十二层或更多的层，提供用于将I/O模块连接到CPU模块的许多信号路径。此外，正交连接器提供良好的信号质量，但是由于它们的正交设计，可能无法为高速总线提供足够的引脚，并且成本高昂。
[0003]随着业界从PCIe Gen 4(16GT/s)发展到PCIe Gen 5(32GT/s)协议以及更高版本，这些增加的速度将需要更多的迹线，其具有更大和更高的引脚数连接器，这将占据中间板上更多的空间，从而产生更昂贵的高层数结构。更高速的解决方案消耗更多的功率，并且需要附加的更短的迹线。更多迹线和更高功耗的这种组合将是在采用已知的中间板时为冷却CPU模块提供足够通风的挑战，因为这些中间板阻挡气流并降低热性能。

技术实现思路

[0004]以下讨论公开并描述了一种计算系统，该计算系统包括具有前面和后面的壳体组件、朝向所述壳体组件的前面定位并位于所述壳体组件内且包括多个第一输入/输出(I/O)连接器的中央处理单元(CPU)模块以及朝向所述壳体组件的后面定位并位于所述壳体组件内的多个I/O模块，其中每个I/O模块包括第二I/O连接器。所述计算系统还包括多个I/O转接卡，每个I/O转接卡具有印刷电路板(PCB)，所述PCB具有相对的侧表面、前边缘、后边缘、顶边缘、底边缘、耦合到所述底边缘的第三I/O连接器以及耦合到所述后边缘的第四I/O连接器。每个I/O转接卡上的第三I/O连接器连接于其中一个第一I/O连接器，并且每个I/O转接卡上的第四I/O连接器连接于其中一个第二I/O连接器，使得I/O转接卡垂直地平行定向，并且相对于所述壳体组件的前后方向在其间限定空间，该空间容纳通过所述壳体组件的增加的气流。
[0005]结合附图，从以下描述和所附权利要求，本专利技术的附加特征将变得显而易见。
附图说明
[0006]图1是包括中间板的已知计算系统的前视立体爆炸图，其中，中间板提供I/O模块和CPU模块之间的电连接；
[0007]图2是图1所示的计算系统的后视立体爆炸图；
[0008]图3是包括转接卡的计算系统的前视立体爆炸图，该转接卡代替了图1所示的计算系统中的中间板，并提供CPU模块和I/O模块之间的连接；
[0009]图4是图3所示的计算系统的后视立体爆炸图；
[0010]图5是图3所示的计算系统的侧视图，其中外部底座被移除；
[0011]图6是从图3所示的计算系统分离的CPU模块的后视立体图；
[0012]图7是图6所示的CPU模块的后视立体图，示出了插入I/O连接器中的转接卡；
[0013]图8是从图7所示的CPU模块分离的其中一个转接卡的立体图；
[0014]图9是图3所示的计算系统的部分后视立体爆炸图，其包括用于对准和插入CPU容器的各种元件；
[0015]图10是图3所示的计算系统的部分后视立体爆炸图，示出了一对推出器操纵杆；
[0016]图11是图3所示的计算系统的部分后视立体爆炸图，示出了推出器操纵杆和导杆；
[0017]图12是从图3所示的计算系统分离的底座的前视立体图，示出了推出器操纵杆和导杆；
[0018]图13是图9所示的计算系统的切出部分的立体图，示出了相对于操纵杆销的容器槽；
[0019]图14是从图3所示的计算系统分离的导杆的立体图；
[0020]图15是从图3所示的计算系统分离的容器的后视立体图；
[0021]图16
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图18是从图3所示的计算系统分离的引导块的立体图；
[0022]图19是图3所示的计算系统的切出部分的立体图，示出了操纵杆销接合于槽；
[0023]图20是图3所示的计算系统的切出部分的立体图，示出了始终接合在槽内的操纵杆销；
[0024]图21是图3所示的计算系统的切出部分的立体图，示出了底座和CPU模块之间的对准；
[0025]图22是图3所示的计算系统的切出部分的立体图，示出了转接卡接合于风道；
[0026]图23是图3所示的计算系统的切出部分的立体图，示出了固定于风道和导轨的其中一个I/O模块；以及
[0027]图24是图3所示的计算系统的切出部分的俯视图，示出了连接于转接卡的其中一个I/O模块。
具体实施方式
[0028]下面讨论的本专利技术的实施方式涉及一种计算系统，该计算系统包括多个垂直定向的转接卡，这些转接卡提供多个I/O模块和CPU模块之间的电连接，这些讨论本质上仅是示例性的，并且决不旨在限制本专利技术或其应用或使用。
[0029]图1是已知的计算系统10的前视立体爆炸图，图2是已知的计算系统10的后视立体爆炸图，其中系统10的外部底座已经被移除。计算系统10旨在表示执行与本文讨论一致的
任何计算功能或操作并且使用任何适当的协议操作的任何计算机、服务器等，例如外围组件互连高速(PCIe)Gen 4(16GT/s)、PCIe Gen 5(32GT/s)、开放一致性加速器处理器接口(OpenCAPI)、Gen
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Z、加速器高速缓存一致性互连(CCIX)以及计算高速链路(CXL)。系统10包括具有印刷电路板(PCB)14的CPU模块12，在该印刷电路板上安装有具有散热片的CPU16、耦合在槽20中的存储模块18、散热片22和I/O连接器24。系统10还包括具有多个I/O模块32的I/O模块组件30，每个I/O模块包括PCB 34，PCB 34上安装有模块组件36、通过导线连接到其它计算系统和组件(未示出)的连接器38以及用于将I/O模块32连接到CPU模块12的连接器40。系统10还包括上述讨论类型用于将I/O模块32连接到CPU模块12的中间板50，并且包括PCB 52、在PCB 52的一侧上连接到连接器40的多个连接器54以及在PCB 52的另一侧上连接到连接器24的多个连接器56。如上所述，使用中间板50将I/O模块32连接到CPU模块12以允许I/O本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种计算系统，包括：壳体组件，所述壳体组件包括前面和后面；中央处理单元(CPU)模块，所述CPU模块朝向所述前面定位并且位于所述壳体组件内，所述CPU模块包括多个第一输入/输出(I/O)连接器；多个I/O模块，所述多个I/O模块朝向所述后面定位并且位于所述壳体组件内，每个I/O模块包括第二I/O连接器；以及多个I/O转接卡，每个I/O转接卡包括印刷电路板(PCB)，所述PCB具有相对的侧表面、前边缘、后边缘、顶边缘、底边缘、耦合到所述底边缘的第三I/O连接器以及耦合到所述后边缘的第四I/O连接器，其中，每个I/O转接卡上的所述第三I/O连接器连接于其中一个所述第一I/O连接器，并且每个I/O转接卡上的所述第四I/O连接器连接于其中一个所述第二I/O连接器，使得所述I/O转接卡垂直地平行定向，以便相对于所述壳体组件的前后方向在其间限定空间。2.根据权利要求1所述的系统，其中，每个I/O转接卡的所述第三I/O连接器是所述PCB上的电迹线，所述PCB的所述底边缘插入到所述第一I/O连接器中。3.根据权利要求1所述的系统，其中，所述壳体组件包括具有多个板的底座，所述多个板之间限定有槽，每一个所述I/O模块位于其中一个所述槽内。4.根据权利要求3所述的系统，其中，所述壳体组件还包括容器，所述CPU模块位于所述容器内，所述容器从所述壳体组件的前面插入所述底座中。5.根据权利要求4所述的系统，其中，所述壳体组件还包括覆盖所述底座和所述容器的盖。6.根据权利要求4所述的系统，还包括安装于所述容器的前面的风扇组件。7.根据权利要求1所述的系统，还包括至少一个供电单元(PSU)，所述PSU包括第一PSU连接器和至少一个PSU转接卡，所述PSU转接卡包括PCB，所述PCB具有相对的侧表面、前边缘、后边缘、顶边缘、底边缘、耦合到所述底边缘的第二PSU连接器以及耦合到所述后边缘的第三PSU连接器，其中，所述第一PSU连接器连接于所述第三PSU连接器，并且所述第二PSU连接器连接到安装于所述CPU模块的第四PSU连接器，使得所述至少一个PSU转接卡与所述I/O转接卡侧向平行定向。8.根据权利要求1所述的系统，其中，一个或多个所述I/O转接卡包括重定时器电路，所述重定时器电路安装于所述PCB的一侧。9.根据权利要求1所述的系统，其中，所述CPU模块运行外围组件互连高速(PCIe)Gen 4(16GT/s)、PCIe Gen 5(32GT/s)、开放一致性加速器处理器接口(OpenCAPI)、Gen
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Z、加速器高速缓存一致性互连(CCIX)以及计算高速链路(CXL)协议中的一个。10.一种计算系统，包括：壳体组件，所述壳体组件包括底座和能够滑动地插入所述底座内的容器；中央处理单元(CPU)模块，所述CPU模块位于所述容器内并且包括多个第一输入/输出(I/O)连接器；多个I/O模块，所述多个I/O模块位于所述底座内，每个I/O模块包括第二I/O连接器；以及多个I/O转接卡，每个I/O转接卡包括印刷电路板(PCB)，所述PCB具有相对的侧表面、前
边缘、后边缘、顶边缘、底边缘、耦合到所述底边缘的第三I/O连接器以及耦合到所述后边缘的第四I/O连接器，其中，每个I/O转接卡上的所述第三I/O连接器连接于其中一个所述第一I/O连接器，并且每个I/O转接卡上的所述第四I/O...

【专利技术属性】
技术研发人员：郑凤泉，R，
申请(专利权)人：捷普有限公司，
类型：发明
国别省市：