一种具有寄生二极管的三维MOS栅控晶闸管及其制造方法技术

本发明专利技术属于功率半导体技术领域，具体的说是涉及一种具有寄生二极管的MOS栅控晶闸管及其制造方法。本发明专利技术通过改进常MOS栅控晶闸管的器件结构，在栅极与阴极之间引入寄生二极管，当栅上电压较大时，使该电压通过寄生二极管的反向导通释放并将栅极

【技术实现步骤摘要】
一种具有寄生二极管的三维MOS栅控晶闸管及其制造方法


[0001]本专利技术属于功率半导体
，具体的说是涉及一种具有寄生二极管的MOS栅控晶闸管及其制造方法。

技术介绍

[0002]脉冲功率系统中，经常通过储能系统以及利用功率半导体开关实现对能量在时间宽度上的压缩，产生瞬态的高功率脉冲。对于电流脉冲，一般要求其具有较大的上升沿di/dt和峰值电流。而功率半导体开关作为功率脉冲系统中的关键器件，决定着系统的输出功率，因此也对其峰值电流以及di/dt能力提出了相应的要求。
[0003]常规MOS控制晶闸管(MOS
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Control Thyristors，MCTs)具有电流密度大、开关速度快、导通压降小等特点，很适合应用于功率脉冲领域。但由于常规MCT是常开器件，需要在栅上施加负压以维持阻断状态，因此其驱动电路复杂，且不利于提高系统的可靠性。在此基础上，一种具有阴极短路结构的MOS控制晶闸管(Cathode
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short MCT,CS
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MCT)被提出，通过阴极短路区的引入，使其具有常关特性，有利于简化驱动电路。同时，CS
‑
MCT能在较小的导通电流下被触发，使其在较大电流范围内具有较小的导通电阻。但常规MCT和CS
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MCT 在脉冲放电时，由于具有较大的di/dt，从器件阴极到地的寄生电感上会产生很大的感生电动势，使栅电容两端电势差增大，容易导致栅氧化层击穿，造成脉冲系统失效。
[0004]同时，半导体器件在生产、组装、运输等过程中，常常会受到静电放电(ElectrostaticDischarge,ESD)的影响。随着技术的发展，电子系统的小型化使ESD带来的危害尤为突出，因此ESD防护仍是如今的研究热点。ESD现象发生时通常会在很短的时间内产生较大的电流 (电压)，对于MOS控制晶闸管而言，该电流(电压)直接加到栅上会导致栅氧化层的击穿，引起器件及系统失效。

技术实现思路

[0005]本专利技术的目的，就是为了避免MOS控制晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效，以及静电放电时因栅介质击穿导致的器件失效的问题。
[0006]本专利技术的技术方案：一种具有寄生二极管的MOS栅控晶闸管，其元胞结构包括由阳极 10和位于阳极10底部的阳极金属11构成的阳极结构、位于阳极结构顶部的漂移区1、位于漂移区1左侧寄生二极管结构以及顶部右侧的栅极结构与阴极结构；所述N型漂移区1顶部右侧具有P型阱区21，所述P型阱区21上层具有第一N型阱区51，第二N型阱区52；所述第一N型阱区51上层具有P型源区6；其特征在于，所述阴极结构包括阴极金属8；所述阴极金属8与部分第一P型阱区21的上表面、部分第一N型阱区51的上表面以及部分P型源区6的上表面接触；所述N型漂移区1顶部左侧具有第二P型阱区22，所述第二P型阱区 22上层具有第二N型阱区52；其特征在于，第二P型阱区22与第一P型阱区21通过中间的条形第三P型阱区23联通；所述栅极结构包括栅氧化层3、多晶硅4和栅极金属9；所述栅氧化层3的底部同时与N型漂移区1的上表面、部分第一P型阱区21的上表面、部分第一N型阱区51的上表面、部分P型源
区6的上表面、全部第二P型阱区22、全部第三P型阱区23、部分第二N型阱区52接触；所述多晶硅4位于栅氧化层3上表面；所述栅极金属 9与部分多晶硅4接触，同时延伸至远离阴极的左侧，并与部分第二N型阱区52上表面接触；所述栅氧化层3和多晶硅4与阴极金属8之间通过绝缘介质层7完全隔离；所述寄生二极管结构包括第二N型阱区52与第二P型阱区22构成的PN结，栅极金属9与第二N型阱区52 上表面接触的部分作为寄生二极管的阴极，阴极金属8与第二P型阱区22接触的部分作为寄生二极管的阳极。
[0007]一种具有寄生二极管的MOS栅控晶闸管的制造方法，其特征在于，包括以下步骤：
[0008]第一步：采用衬底硅片制作结终端，形成N型漂移区1；
[0009]第二步：在N型漂移区1上表面通过离子注入和推结形成P型阱区21，P型阱区22和P 型阱区23，其中P型阱区23的左右两端分别与P型阱区21，P型阱区21接触；
[0010]第三步：在N型漂移区1上表面通过热氧生长栅氧化层3，在栅氧化层3表面和边缘淀积多晶硅4，并进行刻蚀，其中栅氧化层3下表面与全部的P型阱区23上表面，部分的P型阱区21的P型阱区22上表面接触；
[0011]第四步：在P型阱区21中注入N型杂质形成第一N型阱区51，在P型阱区22中注入N 型杂质形成第二N型阱区52，且部分第一N型阱区51与部分第二N型阱区52的上表面与栅氧化层3的底部接触；
[0012]第五步：在第一N型阱区51中注入P型杂质形成P型源区6；
[0013]第六步：在器件表面第一次淀积BPSG绝缘介质层7，刻蚀欧姆接触孔，所述绝缘介质层7完全覆盖多晶硅4的上表面和侧面；
[0014]第七步：在器件正面淀积第一层金属并刻蚀第一层金属，形成阴极金属8；
[0015]第八步：在器件表面第二次淀积BPSG绝缘介质层7，刻蚀欧姆接触孔，所述绝缘介质层7完全覆盖阴极金属8的上表面和侧面；
[0016]第九步：在器件正面淀积第二层金属，形成栅极金属9，其中栅极金属9与部分第二N 型阱区52上表面接触；
[0017]第十步：淀积钝化层；
[0018]第十一步：对N型漂移区1下表面进行减薄、抛光处理，离子注入并进行激活，形成阳极区10；
[0019]第十二步：背金，在阳极区10底部淀积阳极金属11形成阳极。
[0020]本专利技术的效益是，提出具有寄生二极管的MOS栅控晶闸管，避免了MOS栅控晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效，以及静电放电时因栅介质击穿导致的器件失效的问题。
附图说明
[0021]图1是常规MCT的结构示意图；
[0022]图2是实施例中具有寄生二极管的MOS栅控晶闸管的结构示意图；
[0023]图3是MOS栅控晶闸管电容脉冲放电条件下的等效电路图；
[0024]图4是脉冲放电时，常规MCT和实施例结构的栅极
‑
阴极两端电势差的仿真结果对比图；
[0025]图5是常规MCT和实施例结构栅电流与栅电压关系的仿真结果对比图；
[0026]图6是实施例的工艺流程中采用衬底硅片形成N型漂移区1的示意图；
[0027]图7是实施例的工艺流程中在N型硅片上制作P型阱区的示意图；
[0028]图8是实施例的工艺流程中在N型硅片上制作栅氧化层3和多晶硅4的示意图；
[0029]图9是实施例的工艺流程中在P阱区中制作N型阱区的示意图；
[0030]图10是实施例的工艺流程中在N阱区中制作P型源区的示意图；
[0031]图11是实施例的工艺流程中第一次淀积BPSG层的示意图；
[0032]图1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有寄生二极管的MOS栅控晶闸管，包括沿垂直方向自底向上依次层叠设置的阳极金属(11)、阳极(10)、N型漂移区(1)；其特征在于，沿横向方向，在N型漂移区(1)上层两侧分别具有第一P型阱区(21)和第二P型阱区(22)，沿纵向方向，在第一P型阱区(21)和第二P型阱区(22)之间的N型漂移区(1)中部，还具有第三P型阱区(23)，第三P型阱区(23)在横向方向上分别连接第一P型阱区(21)和第二P型阱区(22)；所述垂直方向、横向方向和纵向方向构成三维方向；第一P型阱区(21)上层具有第一N型阱区(51)，第二P型阱区(22)上层具有第二N型阱区(52)；在N型漂移区(1)上表面一侧具有栅氧化层(3)，栅氧化层(3)的下表面分别与N型漂移区(1)、第二P型阱区(22)、第三P型阱区(23)和第二N型阱区(52)接触，栅氧化层(3)上表面具有多晶硅(4)与栅电极(9)，栅电极(9)还沿栅氧化层(3)侧面垂直向下延伸至与第二N型阱区(52)接触；在N型漂移区(1)上表面另一侧具有阴极(8)，阴极(8)下表面与第一N型阱区(51)、第一P型阱区(21)接触；在栅电极(9)与阴极(8)之间的第一N型阱区(51)上层还具有P型源区(6)，且P型源区(6)的上表面分别与栅氧化层(3)和阴极(8)接触；栅氧化层(3)和多晶硅(4)与阴极(8)之间通过绝缘介质层(7)完全隔离；所述第一P型阱区(21)、第二P型阱区(22)、第三P型阱区(23)、第二N型阱区(52)、栅电极(9)和阴极(8)构成寄生二极管结构，第二N型阱区(52)与第二P型阱区(22)构成寄生二极管PN结，栅电极(9)与第二N型阱区(52)上表面接触的部分作为寄生二极管的阴极，阴极(8)、第一P型阱区(21)、第三P型阱区(23)和第二P型阱区(22)接触的部分作为寄生二极管的阳极。2.一种具备栅极自钳位功能的三维IGBT的制造方法，其特征在于，包括以下步骤：第一步：采用衬底硅片...

【专利技术属性】
技术研发人员：陈万军，朱建泽，汪淳朋，杨超，刘超，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：